JP2505032B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2505032B2 JP2505032B2 JP63266495A JP26649588A JP2505032B2 JP 2505032 B2 JP2505032 B2 JP 2505032B2 JP 63266495 A JP63266495 A JP 63266495A JP 26649588 A JP26649588 A JP 26649588A JP 2505032 B2 JP2505032 B2 JP 2505032B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関し、特に複数の回路ブ
ロックから構成される半導体集積回路のテストあるいは
テストプログラム開発を容易にする技術に関する。
ロックから構成される半導体集積回路のテストあるいは
テストプログラム開発を容易にする技術に関する。
近年、半導体集積回路の回路規模が増大し、開発に要
する設計者数がそれに比例して増大するにつれて、過去
に設計済の回路ブロックを有効に他の製品に活用してい
くことが重要な課題になりつつある。半導体集積回路を
開発する場合、しばしば、既に設計済の回路ブロックを
含んだ複数の回路ブロックを複合して１つの集積回路チ
ップとして開発する場合が有る。この複合化された集積
回路のテストには従来次の様な方法がとられてきた。
する設計者数がそれに比例して増大するにつれて、過去
に設計済の回路ブロックを有効に他の製品に活用してい
くことが重要な課題になりつつある。半導体集積回路を
開発する場合、しばしば、既に設計済の回路ブロックを
含んだ複数の回路ブロックを複合して１つの集積回路チ
ップとして開発する場合が有る。この複合化された集積
回路のテストには従来次の様な方法がとられてきた。
その第１の方法は、第４図に示す如く、複合化された
回路を新たな１つの回路と考え、テストプログラム（特
に論理回路の場合はテストパターン）を新規に作成する
方法である。第４図は回路ブロックが２つの場合を例示
しており、図示のように回路ブロック１および２間は単
一方向の信号線３および双方向の信号線４により接続さ
れている。この集積回路のテストには、入力端子1i1,1
i2…および2i1…に機能テスト用のテストパターンを入
力し、出力端子101,102…および201,202,203…の出力を
確認していた。この方法は複数の回路ブロックを合成し
１つの集積回路のチップに合成する場合に最も簡便な方
法であるが、回路規模が大きくなればなる程、また複合
する回路ブロックの数が増大する程、全体をテストする
テストプログラムを開発するには多くの人手と時間を要
する。
回路を新たな１つの回路と考え、テストプログラム（特
に論理回路の場合はテストパターン）を新規に作成する
方法である。第４図は回路ブロックが２つの場合を例示
しており、図示のように回路ブロック１および２間は単
一方向の信号線３および双方向の信号線４により接続さ
れている。この集積回路のテストには、入力端子1i1,1
i2…および2i1…に機能テスト用のテストパターンを入
力し、出力端子101,102…および201,202,203…の出力を
確認していた。この方法は複数の回路ブロックを合成し
１つの集積回路のチップに合成する場合に最も簡便な方
法であるが、回路規模が大きくなればなる程、また複合
する回路ブロックの数が増大する程、全体をテストする
テストプログラムを開発するには多くの人手と時間を要
する。
他の方法としては、第５図に示す如く、回路ブロック
間の接続配線3,4にテスト用の端子５を設ける方法があ
る。テスト時にはこのテスト用の端子５を利用すること
により、各回路ブロック1,2を独立にテストすることが
できるが、一般に回路ブロックを相互に接続する配線は
多く、半導体ウェハ状態でのみテスト用パッドを設け、
パッケージに封入する場合には端子数の増大を防ぐた
め、テスト用の端子５を外部に出さない場合が多い。従
って、パッケージに封入した状態では、全体をテストす
るテストプログラムを作成しない限り、簡略化されたテ
ストプログラムで回路ブロック相互の接続を確認するに
とどまり、完全な機能テストが困難である。
間の接続配線3,4にテスト用の端子５を設ける方法があ
る。テスト時にはこのテスト用の端子５を利用すること
により、各回路ブロック1,2を独立にテストすることが
できるが、一般に回路ブロックを相互に接続する配線は
多く、半導体ウェハ状態でのみテスト用パッドを設け、
パッケージに封入する場合には端子数の増大を防ぐた
め、テスト用の端子５を外部に出さない場合が多い。従
って、パッケージに封入した状態では、全体をテストす
るテストプログラムを作成しない限り、簡略化されたテ
ストプログラムで回路ブロック相互の接続を確認するに
とどまり、完全な機能テストが困難である。
従来の回路ブロックを複合して合成した半導体集積回
路は以上の様に構成されていたので、テストプログラム
作成に要する人手と時間が削減できない、あるいは、パ
ッケージに封入された状態でのテスト精度を犠牲にしな
ければならないという問題点があった。
路は以上の様に構成されていたので、テストプログラム
作成に要する人手と時間が削減できない、あるいは、パ
ッケージに封入された状態でのテスト精度を犠牲にしな
ければならないという問題点があった。
この発明は上記問題点を解決するためになされたもの
で、各回路ブロック単位のテストプログラムが有ればウ
ェハ状態，パッケージ封止状態を問わず全体のテストが
回路ブロック相互間の接続テストを含め高い精度で行え
る半導体集積回路を提供することを目的とする。
で、各回路ブロック単位のテストプログラムが有ればウ
ェハ状態，パッケージ封止状態を問わず全体のテストが
回路ブロック相互間の接続テストを含め高い精度で行え
る半導体集積回路を提供することを目的とする。
この発明に係る半導体集積回路は、高インピーダンス
制御可能な複数のバッファ回路を有する第1,第２の回転
ブロックと、前記複数のバッファ回路の所定のものを介
して前記第1,第２の回路ブロックを相互に接続する少な
くとも１つの第１の配線と、前記第1,第２の回路ブロッ
クにそれぞれ接続されるそれぞれ少なくとも１つの第1,
第２の外部端子と、それぞれが、前記第１の配線の１つ
に対し前記第１の外部端子の１つと前記第２の外部端子
の１つとを接続する少なくとも１つの第２の配線と、各
前記第２の配線の途中に挿入される第1,第２の双方向ス
イッチ素子とを備え、各前記第２の配線において、前記
第1,第２の双方向スイッチ素子の一方の端子は、対応す
る前記第１の配線に共通接続され、他方の端子は対応す
る前記第１の外部端子および対応する前記第２の外部端
子にそれぞれ個別に接続されて構成されている。
制御可能な複数のバッファ回路を有する第1,第２の回転
ブロックと、前記複数のバッファ回路の所定のものを介
して前記第1,第２の回路ブロックを相互に接続する少な
くとも１つの第１の配線と、前記第1,第２の回路ブロッ
クにそれぞれ接続されるそれぞれ少なくとも１つの第1,
第２の外部端子と、それぞれが、前記第１の配線の１つ
に対し前記第１の外部端子の１つと前記第２の外部端子
の１つとを接続する少なくとも１つの第２の配線と、各
前記第２の配線の途中に挿入される第1,第２の双方向ス
イッチ素子とを備え、各前記第２の配線において、前記
第1,第２の双方向スイッチ素子の一方の端子は、対応す
る前記第１の配線に共通接続され、他方の端子は対応す
る前記第１の外部端子および対応する前記第２の外部端
子にそれぞれ個別に接続されて構成されている。
別の態様においえ、この発明に係る半導体集積回路
は、入出力ノードと、この入出力ノードに接続される高
インピーダンス制御可能な出力回路用のバッファ回路
と、信号を伝達するためのノードとを有する第１の回路
ブロック、入出力ノードと、この入出力ノードに接続さ
れる高インピーダンス制御可能な出力回路用のバッファ
回路と、信号を伝達するためのノードとを有する第２の
回路ブロック、前記第１の回路ブロックの前記ノードに
対応して設けられた第１の外部端子、前記第２の回路ブ
ロックの前記ノードに対応して設けられた第２の外部端
子、前記第１の回路ブロックの前記入出力ノードと前記
第２の回路ブロックの前記入出力ノードとを接続し、双
方向に信号を伝達するための信号線、前記第１の外部端
子と前記信号線の所定の接続点との間に接続された第１
の双方向スイッチ素子、前記第２の外部端子と前記信号
線の前記所定の接続点との間に接続された第２の双方向
スイッチ素子を備えて構成されている。
は、入出力ノードと、この入出力ノードに接続される高
インピーダンス制御可能な出力回路用のバッファ回路
と、信号を伝達するためのノードとを有する第１の回路
ブロック、入出力ノードと、この入出力ノードに接続さ
れる高インピーダンス制御可能な出力回路用のバッファ
回路と、信号を伝達するためのノードとを有する第２の
回路ブロック、前記第１の回路ブロックの前記ノードに
対応して設けられた第１の外部端子、前記第２の回路ブ
ロックの前記ノードに対応して設けられた第２の外部端
子、前記第１の回路ブロックの前記入出力ノードと前記
第２の回路ブロックの前記入出力ノードとを接続し、双
方向に信号を伝達するための信号線、前記第１の外部端
子と前記信号線の所定の接続点との間に接続された第１
の双方向スイッチ素子、前記第２の外部端子と前記信号
線の前記所定の接続点との間に接続された第２の双方向
スイッチ素子を備えて構成されている。
前記第１の回路ブロックは、前記第１の回路ブロック
の前記ノードに接続される高インピーダンス制御可能な
出力回路用のバッファ回路をさらに備えているととも
に、前記第２の回路ブロックは、前記第２の回路ブロッ
クの前記ノードに接続される高インピーダンス制御可能
な出力回路用のバッファ回路をさらに備えているように
構成されてもよい。
の前記ノードに接続される高インピーダンス制御可能な
出力回路用のバッファ回路をさらに備えているととも
に、前記第２の回路ブロックは、前記第２の回路ブロッ
クの前記ノードに接続される高インピーダンス制御可能
な出力回路用のバッファ回路をさらに備えているように
構成されてもよい。
さらに別の態様において、この発明に係る半導体集積
回路は、複数の入出力ノードと、これら複数の入出力ノ
ードに対応して設けられ、それぞれが対応した入出力ノ
ードに接続される高インピーダンス制御可能な出力回路
用の複数のバッファ回路と、信号を伝達するための複数
のノードとを有する第１の回路ブロック、この第１の回
路ブロックの前記複数の入出力ノードに対応して設けら
れた複数の入出力ノードと、これら複数の入出力ノード
に対応して設けられ、それぞれが対応した入出力ノード
に接続される高インピーダンス制御可能な出力回路用の
複数のバッファ回路と、信号を伝達するための複数のノ
ードとを有する第２の回路ブロック、前記第１の回路ブ
ロックの前記複数のノードに対応して設けられた複数の
外部端子を有する第１の外部端子群、前記第２の回路ブ
ロックの前記複数のノードに対応して設けられた複数の
外部端子を有する第２の外部端子群、前記第１の回路ブ
ロックの前記複数の入出力ノードと前記第２の回路ブロ
ックの前記複数の入出力ノードに対応して設けられ、そ
れぞれが前記第１の回路ブロックの対応した入出力ノー
ドと前記第２の回路ブロックの対応した入出力ノードと
を接続し、双方向に信号を伝達するための複数の信号
線、これら複数の信号線に対応して設けられ、それぞれ
が対応した信号線の所定の接続点と前記第１の外部端子
群の対応した外部端子との間に接続された複数の双方向
スイッチ素子を有する第１の双方向スイッチ素子群、前
記複数の信号線に対応して設けられ、それぞれが対応し
た信号線の前記所定の接続点と前記第２の外部端子群の
対応した外部端子との間に接続された複数の双方向スイ
ッチ素子を有する第２の双方向スイッチ素子群を備えて
構成されている。
回路は、複数の入出力ノードと、これら複数の入出力ノ
ードに対応して設けられ、それぞれが対応した入出力ノ
ードに接続される高インピーダンス制御可能な出力回路
用の複数のバッファ回路と、信号を伝達するための複数
のノードとを有する第１の回路ブロック、この第１の回
路ブロックの前記複数の入出力ノードに対応して設けら
れた複数の入出力ノードと、これら複数の入出力ノード
に対応して設けられ、それぞれが対応した入出力ノード
に接続される高インピーダンス制御可能な出力回路用の
複数のバッファ回路と、信号を伝達するための複数のノ
ードとを有する第２の回路ブロック、前記第１の回路ブ
ロックの前記複数のノードに対応して設けられた複数の
外部端子を有する第１の外部端子群、前記第２の回路ブ
ロックの前記複数のノードに対応して設けられた複数の
外部端子を有する第２の外部端子群、前記第１の回路ブ
ロックの前記複数の入出力ノードと前記第２の回路ブロ
ックの前記複数の入出力ノードに対応して設けられ、そ
れぞれが前記第１の回路ブロックの対応した入出力ノー
ドと前記第２の回路ブロックの対応した入出力ノードと
を接続し、双方向に信号を伝達するための複数の信号
線、これら複数の信号線に対応して設けられ、それぞれ
が対応した信号線の所定の接続点と前記第１の外部端子
群の対応した外部端子との間に接続された複数の双方向
スイッチ素子を有する第１の双方向スイッチ素子群、前
記複数の信号線に対応して設けられ、それぞれが対応し
た信号線の前記所定の接続点と前記第２の外部端子群の
対応した外部端子との間に接続された複数の双方向スイ
ッチ素子を有する第２の双方向スイッチ素子群を備えて
構成されている。
前記第１の回路ブロックは、前記第１の回路ブロック
の前記複数のノードに対応して設けられ、それぞれが対
応したノードに接続される高インピーダンス制御可能な
出力回路用の複数のバッファ回路をさらに備えていると
ともに、前記第２の回路ブロックは、前記第２の回路ブ
ロックの前記複数のノードに対応して設けられ、それぞ
れが対応したノードに接続される高インピーダンス制御
可能な出力回路用の複数のバッファ回路をさらに備えて
いるように構成されてもよい。
の前記複数のノードに対応して設けられ、それぞれが対
応したノードに接続される高インピーダンス制御可能な
出力回路用の複数のバッファ回路をさらに備えていると
ともに、前記第２の回路ブロックは、前記第２の回路ブ
ロックの前記複数のノードに対応して設けられ、それぞ
れが対応したノードに接続される高インピーダンス制御
可能な出力回路用の複数のバッファ回路をさらに備えて
いるように構成されてもよい。
この発明におけるバッファ回路は、高インピーダンス
制御されることにより、回路ブロック間の第１の配線あ
るいは信号線を、そのバッファ回路が設けられた回路ブ
ロックから切り離す。テストに供されない回路ブロック
の外部端子は、双方向スイッチ素子の導通により、第１
および第２の配線、あるいは信号線を通じて、テストに
供される回路ブロックに接続されて利用されることが可
能となる。
制御されることにより、回路ブロック間の第１の配線あ
るいは信号線を、そのバッファ回路が設けられた回路ブ
ロックから切り離す。テストに供されない回路ブロック
の外部端子は、双方向スイッチ素子の導通により、第１
および第２の配線、あるいは信号線を通じて、テストに
供される回路ブロックに接続されて利用されることが可
能となる。
第１図はこの発明による半導体集積回路の一実施例を
示すブロック図である。この実施例では、複合する回路
ブロック数が２つの場合を例にとって示している。図に
おいて、２つの回路ブロック11および12は、例えば単一
方向の信号線13および双方向のバスライン14より成る第
１の配線を介して相互に接続されている。各回路ブロッ
ク11および12は、入力および出力回路用のバッファをそ
れぞれ複数個有する。この実施例においては、出力回路
用のバッファには、高インピーダンス制御可能な３ステ
ートバッファBFが含まれている。信号線13は、制御端子
13cの制御信号に応答して対応の３ステートバッファBF
が高インピーダンス状態となることにより、回路ブロッ
ク11から切り離され、またバスライン14は、制御端子14
cあるいは24cの制御信号に応答して対応の３ステートバ
ッファBFが高インピーダンス状態となることにより回路
ブロック11あるいは12から切り離される。
示すブロック図である。この実施例では、複合する回路
ブロック数が２つの場合を例にとって示している。図に
おいて、２つの回路ブロック11および12は、例えば単一
方向の信号線13および双方向のバスライン14より成る第
１の配線を介して相互に接続されている。各回路ブロッ
ク11および12は、入力および出力回路用のバッファをそ
れぞれ複数個有する。この実施例においては、出力回路
用のバッファには、高インピーダンス制御可能な３ステ
ートバッファBFが含まれている。信号線13は、制御端子
13cの制御信号に応答して対応の３ステートバッファBF
が高インピーダンス状態となることにより、回路ブロッ
ク11から切り離され、またバスライン14は、制御端子14
cあるいは24cの制御信号に応答して対応の３ステートバ
ッファBFが高インピーダンス状態となることにより回路
ブロック11あるいは12から切り離される。
回路ブロック11は外部入力端子11i1…および外部出力
端子1101,1102,1103,1104…を有し、回路ブロック12は
外部入力端子12i1…および外部出力端子1201,1202,1
203,1204…を有する。外部出力端子1103,1104は、制御
端子110Cの制御信号に応答して対応の３ステートバッフ
ァBFが高インピーダンス状態となることにより回路ブロ
ック11から切り離され、また外部出力端子1203,12
04は、制御端子120Cの制御信号に応答して対応の３ステ
ートバッファBFが高インピーダンス状態となることによ
り回路ブロック12から切り離される。
端子1101,1102,1103,1104…を有し、回路ブロック12は
外部入力端子12i1…および外部出力端子1201,1202,1
203,1204…を有する。外部出力端子1103,1104は、制御
端子110Cの制御信号に応答して対応の３ステートバッフ
ァBFが高インピーダンス状態となることにより回路ブロ
ック11から切り離され、また外部出力端子1203,12
04は、制御端子120Cの制御信号に応答して対応の３ステ
ートバッファBFが高インピーダンス状態となることによ
り回路ブロック12から切り離される。
信号線13は、付加的に設けられた外部端子31,32,33に
接続されている。またバスライン14は、第２の配線15を
介して外部出力端子1103,1104,1203,1204に接続されて
いる。第２の配線15の途中には、双方向スイッチ素子
T1,T2,T3,T4が挿入されている。双方向スイッチ素子と
しては、例えばMOS論理回路のトランスミッションゲー
トや、第２図に示すような２つの３ステートバッファ21
a,21bと１つのインバータ22とを組合せた回路などが利
用可能である。
接続されている。またバスライン14は、第２の配線15を
介して外部出力端子1103,1104,1203,1204に接続されて
いる。第２の配線15の途中には、双方向スイッチ素子
T1,T2,T3,T4が挿入されている。双方向スイッチ素子と
しては、例えばMOS論理回路のトランスミッションゲー
トや、第２図に示すような２つの３ステートバッファ21
a,21bと１つのインバータ22とを組合せた回路などが利
用可能である。
上記制御端子13c,14c,24c,110C,120Cおよび図示しな
い双方向スイッチT1〜T4の制御端子は外部に直接引き出
してもよいし、また集積回路内部のレジスタ（図示せ
ず）の内容で制御してもよい。なお上記実施例では、実
際の端子のうちの一部のみを例示している。
い双方向スイッチT1〜T4の制御端子は外部に直接引き出
してもよいし、また集積回路内部のレジスタ（図示せ
ず）の内容で制御してもよい。なお上記実施例では、実
際の端子のうちの一部のみを例示している。
このように構成することにより、各回路ブロック11,1
2は完全に独立にテストすることが可能である。いま、
回路ブロック12をテストするものと仮定すると、制御端
子13c,14c,110Cにつながった３ステートバッファBFは高
インピーダンス状態に制御され、また双方向スイッチ素
子T1,T2はオン状態、双方向スイッチ素子T3,T4はオフ状
態に制御される。この状態では、回路ブロック12は完全
に回路ブロック11から切り離されて独立し、また回路ブ
ロック12のテストに必要な端子は全て外部に引き出され
ている。すなわち、端子12i1…,31,32,33,1103,1104よ
りテストパターンを入力し、端子1201,1202,1203,1204
…,1103,1104の出力パターンを確認することによってテ
ストが行える。
2は完全に独立にテストすることが可能である。いま、
回路ブロック12をテストするものと仮定すると、制御端
子13c,14c,110Cにつながった３ステートバッファBFは高
インピーダンス状態に制御され、また双方向スイッチ素
子T1,T2はオン状態、双方向スイッチ素子T3,T4はオフ状
態に制御される。この状態では、回路ブロック12は完全
に回路ブロック11から切り離されて独立し、また回路ブ
ロック12のテストに必要な端子は全て外部に引き出され
ている。すなわち、端子12i1…,31,32,33,1103,1104よ
りテストパターンを入力し、端子1201,1202,1203,1204
…,1103,1104の出力パターンを確認することによってテ
ストが行える。
また回路ブロック11のテストの場合は、制御端子24c,
120Cにつながった３ステートバッファBFを高インピーダ
ンス状態、双方向スイッチ素子T1,T2をオフ状態、双方
向スイッチ素子T3,T4をオン状態にそれぞれ制御した状
態の下で、端子11i1…,1203,1204よりテストパターンを
入力し、端子1101,1102,1103,1104…,31,32,33,1203,12
04の出力パターンを確認することによってテストが行え
る。
120Cにつながった３ステートバッファBFを高インピーダ
ンス状態、双方向スイッチ素子T1,T2をオフ状態、双方
向スイッチ素子T3,T4をオン状態にそれぞれ制御した状
態の下で、端子11i1…,1203,1204よりテストパターンを
入力し、端子1101,1102,1103,1104…,31,32,33,1203,12
04の出力パターンを確認することによってテストが行え
る。
このように、本実施例によれば、各回路ブロック11あ
るいは12ごとの独立したテストが可能である。したがっ
て、集積回路全体をテストする場合にも、必ずしも全体
を同時に動作させてテストする必要がなく、各回路ブロ
ック単位でテストを行えばよい。その結果、複合する各
回路ブロックが既に使用実績のある場合、作成済みのテ
ストパターンがそのまま流用でき、テストプログラム開
発の人手が大幅に節約できるという利点がある。また双
方向スイッチ素子を用いて信号経路を切り換えることに
より、テストに必要な信号線を既存の外部端子に引き出
すようにしているため、不要にテスト用端子が増加する
ことが防止できるとともに、ウェハ状態でもパッケージ
封止状態でも同様に、テストもれ無く高精度なテストが
可能となる。勿論、端子数に余裕のある場合には、端子
31,32,33のようにテストに必要な端子を直接外部に引き
出すことも可能である。
るいは12ごとの独立したテストが可能である。したがっ
て、集積回路全体をテストする場合にも、必ずしも全体
を同時に動作させてテストする必要がなく、各回路ブロ
ック単位でテストを行えばよい。その結果、複合する各
回路ブロックが既に使用実績のある場合、作成済みのテ
ストパターンがそのまま流用でき、テストプログラム開
発の人手が大幅に節約できるという利点がある。また双
方向スイッチ素子を用いて信号経路を切り換えることに
より、テストに必要な信号線を既存の外部端子に引き出
すようにしているため、不要にテスト用端子が増加する
ことが防止できるとともに、ウェハ状態でもパッケージ
封止状態でも同様に、テストもれ無く高精度なテストが
可能となる。勿論、端子数に余裕のある場合には、端子
31,32,33のようにテストに必要な端子を直接外部に引き
出すことも可能である。
また、上記実施例によれば、双方向スイッチ素子を用
いているため、各回路ブロックを接続した実際の使用状
態での相互接続が確認できる。これを以下に説明する。
第3A図は双方向スイッチ素子Ｔによる回路ブロック11,1
2と端子110,120間の信号経路の切換えを示す回路図であ
り、第１図の双方向バスライン14の１本に関して図示し
たものである。また第3B図は単一方向スイッチ素子Ｓに
よる第3A図と同様な信号経路の切換えを示す回路図であ
る。第3A図において、実線双方向矢印ａおよびｂはそれ
ぞれ回路ブロック11および12のテスト時の信号経路を示
し、点線双方向矢印ｃは実使用時の回路ブロック11,12
間の信号経路を示す。また第3B図において、実線矢印d,
eは回路ブロック11のテスト時の信号経路、実線矢印f,g
は回路ブロック12のテスト時の信号経路、点線矢印h,i
は実使用時の回路ブロック11,12間の信号経路をそれぞ
れ示す。第3A図ではテスト時の信号の伝達はすべて接続
点Ｐを介して行われるため、回路ブロック11,12のテス
トを行うことによって同時に回路ブロック11と12の接続
も確認できる。一方、第3B図の場合は、点Ａや点Ｂの部
分の配線切れは回路ブロック11,12のテストを実施して
も検出できない。
いているため、各回路ブロックを接続した実際の使用状
態での相互接続が確認できる。これを以下に説明する。
第3A図は双方向スイッチ素子Ｔによる回路ブロック11,1
2と端子110,120間の信号経路の切換えを示す回路図であ
り、第１図の双方向バスライン14の１本に関して図示し
たものである。また第3B図は単一方向スイッチ素子Ｓに
よる第3A図と同様な信号経路の切換えを示す回路図であ
る。第3A図において、実線双方向矢印ａおよびｂはそれ
ぞれ回路ブロック11および12のテスト時の信号経路を示
し、点線双方向矢印ｃは実使用時の回路ブロック11,12
間の信号経路を示す。また第3B図において、実線矢印d,
eは回路ブロック11のテスト時の信号経路、実線矢印f,g
は回路ブロック12のテスト時の信号経路、点線矢印h,i
は実使用時の回路ブロック11,12間の信号経路をそれぞ
れ示す。第3A図ではテスト時の信号の伝達はすべて接続
点Ｐを介して行われるため、回路ブロック11,12のテス
トを行うことによって同時に回路ブロック11と12の接続
も確認できる。一方、第3B図の場合は、点Ａや点Ｂの部
分の配線切れは回路ブロック11,12のテストを実施して
も検出できない。
以上説明したように、この発明によれば、バッファ回
路を高インピーダンス制御することにより回路ブロック
間の第１の配線あるいは信号線をそのバッファ回路が設
けられた回路ブロックから切り離し可能に構成するとと
もに、双方向スイッチ素子の導通によりテストに供され
ない回路ブロックの外部端子が第１および第２の配線、
あるいは信号線を通じてテストに供される回路ブロック
に接続されテストに利用され得るように構成したので、
各回路ブロックのテストパターンが有れば全体のテスト
パターンが無くてもテストもれの無いテストが可能であ
り、またテスト用端子の増加を最小限に抑えることがで
き、さらにウェハ状態でもパッケージ封止状態でも同様
に高精度なテストが可能であり、しかも大規模回路に適
した半導体集積回路を実現することができる。さらに加
えて、第1,第２の双方向スイッチ素子（あるいは第1,第
２の双方向スイッチ素子群における各１つの双方向スイ
ッチ素子）の一方の端子が、対応する第１の配線に共通
接続され、あるいは対応する信号線の所定の接続点に接
続され、他方の端子が、対応する第１の外部端子（ある
いは第１の外部端子群における対応の外部端子）および
対応する第２の外部端子（あるいは第２の外部端子群に
おける対応の外部端子）にそれぞれ個別に接続されてい
るので、第２の外部端子（あるいは第２の外部端子群）
を利用した第１の回路ブロックのテストと第１の外部端
子（あるいは第１の外部端子群）を利用した第２の回路
ブロックのテストとを実行することにより、同時に第1,
第２の回路ブロック間の接続をも確認することができ
る。
路を高インピーダンス制御することにより回路ブロック
間の第１の配線あるいは信号線をそのバッファ回路が設
けられた回路ブロックから切り離し可能に構成するとと
もに、双方向スイッチ素子の導通によりテストに供され
ない回路ブロックの外部端子が第１および第２の配線、
あるいは信号線を通じてテストに供される回路ブロック
に接続されテストに利用され得るように構成したので、
各回路ブロックのテストパターンが有れば全体のテスト
パターンが無くてもテストもれの無いテストが可能であ
り、またテスト用端子の増加を最小限に抑えることがで
き、さらにウェハ状態でもパッケージ封止状態でも同様
に高精度なテストが可能であり、しかも大規模回路に適
した半導体集積回路を実現することができる。さらに加
えて、第1,第２の双方向スイッチ素子（あるいは第1,第
２の双方向スイッチ素子群における各１つの双方向スイ
ッチ素子）の一方の端子が、対応する第１の配線に共通
接続され、あるいは対応する信号線の所定の接続点に接
続され、他方の端子が、対応する第１の外部端子（ある
いは第１の外部端子群における対応の外部端子）および
対応する第２の外部端子（あるいは第２の外部端子群に
おける対応の外部端子）にそれぞれ個別に接続されてい
るので、第２の外部端子（あるいは第２の外部端子群）
を利用した第１の回路ブロックのテストと第１の外部端
子（あるいは第１の外部端子群）を利用した第２の回路
ブロックのテストとを実行することにより、同時に第1,
第２の回路ブロック間の接続をも確認することができ
る。
第１図はこの発明による半導体集積回路の一実施例を示
すブロック図、第２図は双方向スイッチ素子の一例を示
す回路図、第3A図は双方向スイッチ素子による信号経路
の切換えを示す回路図、第3B図は単一方向スイッチ素子
による信号経路の切換えを示す回路図、第４図および第
５図は従来の半導体集積回路を示すブロック図である。 図において、BFは３ステートバッファ、13は単一方向信
号線、14は双方向バスライン、15は第２の配線、11i1お
よび12i1は外部入力端子、1101〜1104および1201〜1204
は外部出力端子、31〜33は付加外部端子、T1〜T4は双方
向スイッチ素子である。 なお、各図中同一符号は同一または相当部分を示す。
すブロック図、第２図は双方向スイッチ素子の一例を示
す回路図、第3A図は双方向スイッチ素子による信号経路
の切換えを示す回路図、第3B図は単一方向スイッチ素子
による信号経路の切換えを示す回路図、第４図および第
５図は従来の半導体集積回路を示すブロック図である。 図において、BFは３ステートバッファ、13は単一方向信
号線、14は双方向バスライン、15は第２の配線、11i1お
よび12i1は外部入力端子、1101〜1104および1201〜1204
は外部出力端子、31〜33は付加外部端子、T1〜T4は双方
向スイッチ素子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】高インピーダンス制御可能な複数のバッフ
ァ回路を有する第1,第２の回路ブロックと、 前記複数のバッファ回路の所定のものを介して前記第1,
第２の回路ブロックを相互に接続する少なくとも１つの
第１の配線と、 前記第1,第２の回路ブロックにそれぞれ接続されるそれ
ぞれ少なくとも１つの第1,第２の外部端子と、 それぞれが、前記第１の配線の１つに対し前記第１の外
部端子の１つと前記第２の外部端子の１つとを接続する
少なくとも１つの第２の配線と、 各前記第２の配線の途中に挿入される第1,第２の双方向
スイッチ素子とを備え、 各前記第２の配線において、前記第1,第２の双方向スイ
ッチ素子の一方の端子は、対応する前記第１の配線に共
通接続され、他方の端子は対応する前記第１の外部端子
および対応する前記第２の外部端子にそれぞれ個別に接
続される半導体集積回路。 - 【請求項２】入出力ノードと、この入出力ノードに接続
される高インピーダンス制御可能な出力回路用のバッフ
ァ回路と、信号を伝達するためのノードとを有する第１
の回路ブロック、 入出力ノードと、この入出力ノードに接続される高イン
ピーダンス制御可能な出力回路用のバッファ回路と、信
号を伝達するためのノードとを有する第２の回路ブロッ
ク、 前記第１の回路ブロックの前記ノードに対応して設けら
れた第１の外部端子、 前記第２の回路ブロックの前記ノードに対応して設けら
れた第２の外部端子、 前記第１の回路ブロックの前記入出力ノードと前記第２
の回路ブロックの前記入出力ノードとを接続し、双方向
に信号を伝達するための信号線、 前記第１の外部端子と前記信号線の所定の接続点との間
に接続された第１の双方向スイッチ素子、 前記第２の外部端子と前記信号線の前記所定の接続点と
の間に接続された第２の双方向スイッチ素子を備えた半
導体集積回路。 - 【請求項３】前記第１の回路ブロックは、前記第１の回
路ブロックの前記ノードに接続される高インピーダンス
制御可能な出力回路用のバッファ回路をさらに備えてい
るとともに、前記第２の回路ブロックは、前記第２の回
路ブロックの前記ノードに接続される高インピーダンス
制御可能な出力回路用のバッファ回路をさらに備えてい
ることを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】複数の入出力ノードと、これら複数の入出
力ノードに対応して設けられ、それぞれが対応した入出
力ノードに接続される高インピーダンス制御可能な出力
回路用の複数のバッファ回路と、信号を伝達するための
複数のノードとを有する第１の回路ブロック、 この第１の回路ブロックの前記複数の入出力ノードに対
応して設けられた複数の入出力ノードと、これら複数の
入出力ノードに対応して設けられ、それぞれが対応した
入出力ノードに接続される高インピーダンス制御可能な
出力回路用の複数のバッファ回路と、信号を伝達するた
めの複数のノードとを有する第２の回路ブロック、 前記第１の回路ブロックの前記複数のノードに対応して
設けられた複数の外部端子を有する第１の外部端子群、 前記第２の回路ブロックの前記複数のノードに対応して
設けられた複数の外部端子を有する第２の外部端子群、 前記第１の回路ブロックの前記複数の入出力ノードと前
記第２の回路ブロックの前記複数の入出力ノードに対応
して設けられ、それぞれが前記第１の回路ブロックの対
応した入出力ノードと前記第２の回路ブロックの対応し
た入出力ノードとを接続し、双方向に信号を伝達するた
めの複数の信号線、 これら複数の信号線に対応して設けられ、それぞれが対
応した信号線の所定の接続点と前記第１の外部端子群の
対応した外部端子との間に接続された複数の双方向スイ
ッチ素子を有する第１の双方向スイッチ素子群、 前記複数の信号線に対応して設けられ、それぞれが対応
した信号線の前記所定の接続点と前記第２の外部端子群
の対応した外部端子との間に接続された複数の双方向ス
イッチ素子を有する第２の双方向スイッチ素子群を備え
た半導体集積回路。 - 【請求項５】前記第１の回路ブロックは、前記第１の回
路ブロックの前記複数のノードに対応して設けられ、そ
れぞれが対応したノードに接続される高インピーダンス
制御可能な出力回路用の複数のバッファ回路をさらに備
えているとともに、前記第２の回路ブロックは、前記第
２の回路ブロックの前記複数のノードに対応して設けら
れ、それぞれが対応したノードに接続される高インピー
ダンス制御可能な出力回路用の複数のバッファ回路をさ
らに備えていることを特徴とする請求項４記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266495A JP2505032B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266495A JP2505032B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02112777A JPH02112777A (ja) | 1990-04-25 |
| JP2505032B2 true JP2505032B2 (ja) | 1996-06-05 |
Family
ID=17431720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266495A Expired - Lifetime JP2505032B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505032B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513034B2 (ja) * | 1989-07-03 | 1996-07-03 | 日本電気株式会社 | Ｌｓｉ回路 |
| JPH0645421A (ja) * | 1992-07-27 | 1994-02-18 | Nec Corp | 集積回路 |
| US6499125B1 (en) | 1998-11-24 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Method for inserting test circuit and method for converting test data |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746120B2 (ja) * | 1986-03-10 | 1995-05-17 | 株式会社東芝 | テスト容易化回路及びテスト方法 |
-
1988
- 1988-10-21 JP JP63266495A patent/JP2505032B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02112777A (ja) | 1990-04-25 |
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