JPS60174963A - 電子パツケ−ジ試験回路 - Google Patents
電子パツケ−ジ試験回路Info
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- JPS60174963A JPS60174963A JP59030270A JP3027084A JPS60174963A JP S60174963 A JPS60174963 A JP S60174963A JP 59030270 A JP59030270 A JP 59030270A JP 3027084 A JP3027084 A JP 3027084A JP S60174963 A JPS60174963 A JP S60174963A
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- Japan
- Prior art keywords
- circuit
- integrated circuit
- electronic package
- output
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
7〔発明の利用分野〕
本発明は、大規模集積回路と小規模な論理回路を搭載し
た電子パッケージの試験回路に関するものである。
た電子パッケージの試験回路に関するものである。
集積回路の大規模化がなされるに従って、数万ゲートを
有すマイコンICを電子パッケージに搭載する場合が多
々ある。ゲート数が多いこの種の電子パッケージの機能
試験をする検査パターンを作成するには、その試験回路
が非常に複雑構成となるばかりか、試験に要する時間も
長くなり、高密度集積化の回路を搭載した電子パッケー
ジの機能試験をするには困難であった。
有すマイコンICを電子パッケージに搭載する場合が多
々ある。ゲート数が多いこの種の電子パッケージの機能
試験をする検査パターンを作成するには、その試験回路
が非常に複雑構成となるばかりか、試験に要する時間も
長くなり、高密度集積化の回路を搭載した電子パッケー
ジの機能試験をするには困難であった。
しかしながら、大規模な集積回路試験が無理でも、小規
模な論理回路の動作試験をすることが1望まれるが、従
来それができず、個々に試験するにととまっていた。
模な論理回路の動作試験をすることが1望まれるが、従
来それができず、個々に試験するにととまっていた。
本発明の目的は、前記従来技術の問題点を解決し、高密
度集積化の論理回路を搭載した電子パッケージの回路動
作機能堅験を容易なものとする試験装置を提供すること
にある。
度集積化の論理回路を搭載した電子パッケージの回路動
作機能堅験を容易なものとする試験装置を提供すること
にある。
本発明は、大規模集積回路と小規模な論理回路を実装し
て成る電子パッケージの動作機能試験をするための回路
において、該大規模な集積回路に動作機能試験時のみ使
用する信号入力端子を設けると共に1その信号入力端子
より集積回路の全ての出力端子、双方向性端子をハイイ
ンピーダンス化して出力する回路を設けることによって
大規模集積回路と論理回路を電気的に切断した上で、そ
の論理回路の動作試験を行なえるようにしたことを特徴
とする。
て成る電子パッケージの動作機能試験をするための回路
において、該大規模な集積回路に動作機能試験時のみ使
用する信号入力端子を設けると共に1その信号入力端子
より集積回路の全ての出力端子、双方向性端子をハイイ
ンピーダンス化して出力する回路を設けることによって
大規模集積回路と論理回路を電気的に切断した上で、そ
の論理回路の動作試験を行なえるようにしたことを特徴
とする。
以下、添付図面に従って本発明の一実施例を詳述する。
第1図は大規模集積回路を簡素化して示した集積回路で
あって、それぞれANDゲート1,2と、トライステー
トゲート3,4.5とを有している。6はこの集積回路
が通常動作時には必要とせず、パッケージ診断の際に信
号入力する入力端子、7は出力端子であり、8は双方向
出力端子である。
あって、それぞれANDゲート1,2と、トライステー
トゲート3,4.5とを有している。6はこの集積回路
が通常動作時には必要とせず、パッケージ診断の際に信
号入力する入力端子、7は出力端子であり、8は双方向
出力端子である。
同構成について説明すると、まず、同集積回路9が回路
機能を果すべ(電子パッケージ等に組込まれ、ゲート入
力端子10.11並び、にゲート出力端子12.13に
信号入力、出力がなされ外部接続の端子7,8に信号出
力されることによって任意の回路動作がなされるもので
あるが、トライスゲート3,4は信号端子12.15の
信号が同レベルとなるときのみゲート出力なる端子7,
8にはそのトライスゲート3,4の入力に従うもCであ
る。また、信号端子12.1!lよりの信号入力なrL
Jレベルとすることによってトライスゲ−) 3.4の
出力はノーイインピーダンスとなり、出力はなされない
。そして、 ANDゲート1,2は禁止ゲートであるが
、入力端子60入力信号がrLJレベルのときは各々入
力端子10.11 ヨリ’の入力によりゲート出力が制
御され、入力端子60入力がrHJレベルのときはグー
’)1.2(7)出力はrLJレベルとなるものである
。
機能を果すべ(電子パッケージ等に組込まれ、ゲート入
力端子10.11並び、にゲート出力端子12.13に
信号入力、出力がなされ外部接続の端子7,8に信号出
力されることによって任意の回路動作がなされるもので
あるが、トライスゲート3,4は信号端子12.15の
信号が同レベルとなるときのみゲート出力なる端子7,
8にはそのトライスゲート3,4の入力に従うもCであ
る。また、信号端子12.1!lよりの信号入力なrL
Jレベルとすることによってトライスゲ−) 3.4の
出力はノーイインピーダンスとなり、出力はなされない
。そして、 ANDゲート1,2は禁止ゲートであるが
、入力端子60入力信号がrLJレベルのときは各々入
力端子10.11 ヨリ’の入力によりゲート出力が制
御され、入力端子60入力がrHJレベルのときはグー
’)1.2(7)出力はrLJレベルとなるものである
。
第2図は第1図に示す如きの集積回路9を搭載した電子
パッケージの構成図であり、第1図と同一符号を付しで
あるものは同一機能を有するものである。第2図中14
は集積回路9の出力を有した小規模な組合せ論理回路で
あって約10ゲートを有して成り、16はその出力端子
である。
パッケージの構成図であり、第1図と同一符号を付しで
あるものは同一機能を有するものである。第2図中14
は集積回路9の出力を有した小規模な組合せ論理回路で
あって約10ゲートを有して成り、16はその出力端子
である。
この組合せ論理は、 LSIを除いて示しであるが、そ
れぞれインバータ17、AND回路18、NAN朗路1
9から成っていて、本実施例においてはこの組合せ論理
回路140回路回路様能試験を行なうものであるが、具
体的にはインバータ17、AND回路18、NAND回
路19が故障しているか否かをチェックすることになる
。これは、入力端子2,3Bの全ての入力の組合せに対
して出力端子16が゛期待値と一致するかを試験するこ
とになる。
れぞれインバータ17、AND回路18、NAN朗路1
9から成っていて、本実施例においてはこの組合せ論理
回路140回路回路様能試験を行なうものであるが、具
体的にはインバータ17、AND回路18、NAND回
路19が故障しているか否かをチェックすることになる
。これは、入力端子2,3Bの全ての入力の組合せに対
して出力端子16が゛期待値と一致するかを試験するこ
とになる。
第2図で示した電子パッケージを試験する機能的な検査
パターンを作成する場合で、集積回路9の集積度が敵方
ゲートの場合は、電子パッケージの出力端子16をrH
J 、rLJに変化させることになるが、その場合、集
積回路9の出力端子7,8を変化させる必要があるが、
このように集積度が大のときには困難となる。しかし集
積回路9の入力端子でもある電子パッケージの入力端子
6をrHJレベルにすることにより、集積回路9は第1
図に示す入力端子はrHJレベルとなるから、禁止ゲー
トなるAND回路1,2の出力はrLJレベルとなり、
トライステートゲート3,4はハイインピーダンスとな
ることから出力端子7,8はハイインピーダンスとなる
。
パターンを作成する場合で、集積回路9の集積度が敵方
ゲートの場合は、電子パッケージの出力端子16をrH
J 、rLJに変化させることになるが、その場合、集
積回路9の出力端子7,8を変化させる必要があるが、
このように集積度が大のときには困難となる。しかし集
積回路9の入力端子でもある電子パッケージの入力端子
6をrHJレベルにすることにより、集積回路9は第1
図に示す入力端子はrHJレベルとなるから、禁止ゲー
トなるAND回路1,2の出力はrLJレベルとなり、
トライステートゲート3,4はハイインピーダンスとな
ることから出力端子7,8はハイインピーダンスとなる
。
このため、電子パッケージの組合せ論理14は集゛積回
路9と電気的に切断されることになるため、その出力1
6を変化させるのは容易となる。まだ組合せ論理回路1
4を動作させるため、同構成の試験回路の出力を端子7
,8とワイヤードオアすることも可能である。
路9と電気的に切断されることになるため、その出力1
6を変化させるのは容易となる。まだ組合せ論理回路1
4を動作させるため、同構成の試験回路の出力を端子7
,8とワイヤードオアすることも可能である。
第1図、第2図の構成からも明らかなように。
端子7,8並び(C15よりの全ての入力の組合せに対
して組合せ論理回路14の出力が期待値と一致するかを
試験することで、組合せ論理回路14の機能試験がなさ
れるが、この組合せ論理回路14にLSIが構成要素と
しである場合、端子7,8の全ての入力の組合せをつく
るには困難となるが、LSIを除くと、第2図の如く組
合せ論理回路14はインバータ17、に山回路1B、N
AND回路19の簡単な組合せと考えられ、端子7,8
並びに15に試験のための入力信号を直接入力すること
が可。
して組合せ論理回路14の出力が期待値と一致するかを
試験することで、組合せ論理回路14の機能試験がなさ
れるが、この組合せ論理回路14にLSIが構成要素と
しである場合、端子7,8の全ての入力の組合せをつく
るには困難となるが、LSIを除くと、第2図の如く組
合せ論理回路14はインバータ17、に山回路1B、N
AND回路19の簡単な組合せと考えられ、端子7,8
並びに15に試験のための入力信号を直接入力すること
が可。
能となる。いわゆるこの種の電子パッケージ回路試験が
極めて簡単なものとなる。
極めて簡単なものとなる。
上述の実施例からも明らかなように本発明に・よれば、
集積回路に、通常動作時には必要とせず、集積回路を実
装した電子パッケージの機能試験の際にのみ使用する信
号入力端子を設けると共に、該入力端子より集積回路の
全ての出力・)端子および全ての双方向性端子をハイイ
ンピーダンス化させる回路を設け、組合せ論理回路の動
作機能試験を行なえるように構成したものであるから、
集積度の規模にかかわらず論理素子構成された電子パッ
ケージの動作機能試験が容・易にできるという利点があ
る。
集積回路に、通常動作時には必要とせず、集積回路を実
装した電子パッケージの機能試験の際にのみ使用する信
号入力端子を設けると共に、該入力端子より集積回路の
全ての出力・)端子および全ての双方向性端子をハイイ
ンピーダンス化させる回路を設け、組合せ論理回路の動
作機能試験を行なえるように構成したものであるから、
集積度の規模にかかわらず論理素子構成された電子パッ
ケージの動作機能試験が容・易にできるという利点があ
る。
添付図は本発明乞説明するための図であって第1図は集
積回路の内部構成を概略的に示した図、第2図は集積回
路と組合せ論理回路な組込・んだ電子パッケージの概略
的な構成図である。 ’p2,1B・・・かの回路、 5.4,5・・・トライスゲート、 9・・・集積回路、 14・・・組合せ論理回路、 17・・・インバータ、 19・・・NAND回路、 6・・・機能試験用の入力端子、 15・・・電子パッケージの入力端子。
積回路の内部構成を概略的に示した図、第2図は集積回
路と組合せ論理回路な組込・んだ電子パッケージの概略
的な構成図である。 ’p2,1B・・・かの回路、 5.4,5・・・トライスゲート、 9・・・集積回路、 14・・・組合せ論理回路、 17・・・インバータ、 19・・・NAND回路、 6・・・機能試験用の入力端子、 15・・・電子パッケージの入力端子。
Claims (1)
- 大規模集積回路と小規模な論理回路を実装して成る電子
パッケージの動作試験をするための回路であって、該集
積回路に、動作機能試験時のみ使用する信号入力端子を
設けると共に、該信号入力端子より集積回路の全ての出
力端子、゛双方向性端子をハイインピーダンス化して出
力する回路を設け、前記大規模な集積回路と不規′模な
論理回路を電気的に切断した上で、該小規模な論理回路
の動作機能試験ができるように構成したことを特徴とす
る電子パッケージ試験回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59030270A JPS60174963A (ja) | 1984-02-22 | 1984-02-22 | 電子パツケ−ジ試験回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59030270A JPS60174963A (ja) | 1984-02-22 | 1984-02-22 | 電子パツケ−ジ試験回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60174963A true JPS60174963A (ja) | 1985-09-09 |
Family
ID=12299006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59030270A Pending JPS60174963A (ja) | 1984-02-22 | 1984-02-22 | 電子パツケ−ジ試験回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60174963A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62185356A (ja) * | 1986-02-08 | 1987-08-13 | Mitsubishi Electric Corp | 集積回路のテスト回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5570754A (en) * | 1978-11-22 | 1980-05-28 | Toshiba Corp | Large scale integrated circuit element |
-
1984
- 1984-02-22 JP JP59030270A patent/JPS60174963A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5570754A (en) * | 1978-11-22 | 1980-05-28 | Toshiba Corp | Large scale integrated circuit element |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62185356A (ja) * | 1986-02-08 | 1987-08-13 | Mitsubishi Electric Corp | 集積回路のテスト回路 |
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