JP2827229B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板実装時に基板上の配線と端子とが正常
に接続されているかを確認する機能を有する半導体集積
回路に関する。
〔従来の技術〕
基板と集積回路との実装状態を検査するためのテスト
回路が、従来の集積回路には内蔵されていない。このた
め、基板としての機能検査をすることにより、集積回路
と基板との接続検査を省くか、またはインサーキットテ
スタなどを用いることにより、基板に実装された状態で
機能検査することにより、実装状態検査を行なってい
た。
〔発明が解決しようとする課題〕
上述した基板ごとの機能検査では、装置の機能になる
ほど基板の機能をすべて検査するには、一般的には多大
な時間と工数とを要する。
〔課題を解決するための手段〕
本発明の半導体集積回路は、特定の端子を操作するこ
とにより、すべての入出力端子を、任意の値を出す出力
端子とするテスト回路を有する半導体集積回路におい
て、前記テスト回路は、モード設定信号を受けて、第１
のモード制御信号と第２のモード制御信号とを出力する
入力モード設定バッファと、前記入出力端子に対応して
設けられ、前記第１および第２のモード信号を受けるプ
リバッファデコーダとを備え、前記入出力端子の第１の
入出力端子と第２の入出力端子とが互いに隣り合って配
置され、前記第１の入出力端子に対応する第１のプリバ
ッファデコーダの第１の端子は前記第１のモード制御信
号を受け、前記１のプリバッファデコーダの第２の端子
は前記第２のモード制御信号を受け、前記第２の入出力
端子に対応する第２のプリバッファデコーダの第１の端
子は前記第２のモード制御信号を受け、前記２のプリバ
ッファデコーダの第２の端子は前記第１のモード制御信
号を受ける構成である。
〔実施例〕
次に、本発明の一実施例を示した図面を参照して、本
発明をより詳細に説明する。
第１図は本発明の集積回路チップ上での機能概略図で
ある。モード設定入力１および２からの信号は、入力バ
ッファ3,モード制御信号線４および５を通ってすべての
入力または出力ブロック６に接続されている。
第２図は本発明に関連する第一の技術の回路図であ
り、テスト回路を構成しているそれぞれのブロックを示
している。第２図（ａ）および（ｂ）はテスト回路のモ
ード設定を行なうための入力部およびその真理値表であ
る。モード設定入力７および８を入力Ａおよび．とし、
それに対応するモード制御信号線９および10をＡ′,B′
とする。入力バッファ部11は、静電破壊保護のために設
けられたもので、真理値表に示すようにノンインバーテ
ィングバッファである。この入力７および８に入力され
た値により集積回路他のすべての入出力端子を通常の使
用状態、またはすべての入出力端子を「０」を出力する
出力端子、「１」を出力する出力端子に変換する。
第２図（ｃ）は集積回路の入力端子に付加されるテス
ト回路を示す。入力インバーティングバッファ12は、MO
S構造の例であるので、入力端子13の入力インピーダン
スは非常に大きい。したがって、出力トランジスタ14を
付加するだけで容易に出力になり、これをモード制御信
号Ａ′９およびＢ′10により（Ａ′,B′）＝（0,0）の
とき入力、（Ａ′,B′）＝（0,1）のとき「０」出力、
（Ａ′,B′）＝（1,0）のとき「１」出力とする。
第２図（ｄ）および（ｅ）は、集積回路の出力端子に
付加されるテスト回路およびその真理値表を示す。通常
の出力インバーティングバッファ17の前段すなわちフリ
バッファ部18に本発明の機能を付加する。フリバッファ
部18は、真理値表で示すように、入力値と出力値とが一
対一に対応するデーコーダである。
第２図（ｆ）および（ｇ）は、３−ステート出力バッ
ファ端子におけるテスト回路およびその真理値表を示
す。真理値表に示すような機能を持つフリバッファデコ
ーダ部21によりモード制御信号Ａ′９およびＢ′10、３
−ステート出力バッファのイネーブル信号線E22、内部
論理回路からの出力バッファへの入力信号I19で決まる
値が出力端子24に出力される。
第２図（ｈ）は、双方向端子のテスト回路である。こ
の回路は、第２図（ｆ）の３−ステート出力バッファに
入力バッファ25を付加したものである。入力はハイイン
ピーダンスであるので、双方向端子26の値は、３−ステ
ート出力バッファのフリバッファデコーダ部21の動きだ
けで決まる。
第３図は、本発明に関する第二の技術の回路図であ
り、チップ上の配置については本発明に関連する第一の
技術と同じである。第二の技術においては、出力値にハ
イインピーダンスを設定できるようにしたものであり、
回路構成はほぼ第一の技術と同じであるので、説明は省
略する。
第４図は、本発明の実施例のチップ上での機能概略図
である。各ブロックの構成は、本発明に関する第一およ
び第二の技術と同じである。フリバッファデコーダ部ま
たは入力バッファ部のモード制御信号入力Ａ′および
Ｂ′を、隣接する端子のモード制御信号入力Ａ′および
Ｂ′と反対にモード制御信号線Ａ′４およびＢ′５に接
続する。すなわち、ある端子のモード制御入力の接続が モード制御信号線 端子のモード制御入力 Ａ′ Ａ′ Ｂ′ Ｂ′ なら、その隣の端子のモード制御入力の接続は モード制御信号線 端子のモード制御入力 Ａ′ Ｂ′ Ｂ′ Ａ′ とする。これにより、テスト時には隣接端子とは反対の
レベルの出力を出すことが可能となる。
本発明を用いた集積回路の基板上での測定方法を、第
５図を参照して、説明する。集積回路28の実装状態を検
査するには、集積回路28とつながっている集積回路、例
えば集積回路27および29のモード制御入力端子30および
32の入力を（1,1）に設定する。この操作により、集積
回路27および29の全入出力端子はハイインピーダンスに
なり、集積回路28とつながっている配線への電流供給は
なくなる。したがって、集積回路28はまわりの他の集積
回路の影響を受けず、基板配線上の測定点の電圧，電流
を計ることにより端子と基板との接続状態を検査でき
る。
〔発明の効果〕
以上説明したように、本発明によれば、モード制御入
力の設定で容易に全入出力端子の状態を決められるの
で、従来インサーキットテスタで使っていたようなテス
トパターンは不要となり、工数や時間の大幅な削減が可
能である。
さらに、この実施例によれば、隣接端子との出力値が
反対に設定でき、はんだブリッジなどによる端子間ショ
ート不良も検出可能となる。
【図面の簡単な説明】
第１図は本発明に関連する技術のチップ上の概略配置
図、第２図は本発明に関連する第一の技術の回路図で、
（ａ）図はモード設定入力部のブロック図、（ｂ）図は
その真理値表を示す図、（ｃ）図は入力ブロックのブロ
ック図、（ｄ）図は出力ブロックのブロック図、（ｅ）
図はその真理値表を示す図、（ｆ）図は３−ステート出
力ブロックのブロック図、（ｇ）図はその真理値表を示
す図、（ｈ）図は双方向ブロックのブロック図、第３図
は本発明に関連する第二の技術の回路図で、（ａ）図は
モード設定入力部のブロック図、（ｂ）図はその真理値
表を示す図、（ｃ）図は入力ブロックのブロック図、
（ｄ）図は出力ブロックのブロック図、（ｅ）図はその
真理値表を示す図、（ｆ）図は３−ステート出力ブロッ
クのブロック図、（ｇ）図はその真理値表を示す図、
（ｈ）図は双方向ブロックのブロック図、第４図は本発
明の実施例のチップ上のブロック概略図、第５図は本発
明を用いた集積回路の基板上での検査方法の説明図であ
る。 1,2:モード設定入力部、3:入力バッファ部、4,5:モード
制御信号線、6:入力または出力ブロック部、7,8:モード
設定入力端子、9,10:モード制御信号線、11:入力バッフ
ァ、12:入力インバーティグバッファ、13:入力端子、1
4:出力インバーティングバッファ、15:VDD端子、16:VSS
端子、17:出力インバーティングバッファ、18:プリバッ
ファデコーダ部、19:出力バッファへの入力信号、20:出
力端子（ノーマル）、21:プリバッファデコーダ部、22:
出力バッファイネーブル信号線、24:出力端子（３−ス
テート出力）、25:入力バッファ、26:双方向端子、27,2
8,29:本発明を用いた集積回路、30、31,32:本発明を用
いた集積回路のモード制御入力端子。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/3185 H01L 27/04 H03K 19/00

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】特定の端子を操作することにより、すべて
    の入出力端子を、任意の値を出す出力端子とするテスト
    回路を有する半導体集積回路において、前記テスト回路
    は、モード設定信号を受けて、第１のモード制御信号と
    第２のモード制御信号とを出力する入力モード設定バッ
    ファと、前記入出力端子に対応して設けられ、前記第１
    および第２のモード信号を受けるプリバッファデコーダ
    とを備え、前記入出力端子の第１の入出力端子と第２の
    入出力端子とが互いに隣り合って配置され、前記第１の
    入出力端子に対応する第１のプリバッファデコーダの第
    １の端子は前記第１のモード制御信号を受け、前記１の
    プリバッファデコーダの第２の端子は前記第２のモード
    制御信号を受け、前記第２の入出力端子に対応する第２
    のプリバッファデコーダの第１の端子は前記第２のモー
    ド制御信号を受け、前記２のプリバッファデコーダの第
    ２の端子は前記第１のモード制御信号を受けることを特
    徴とする半導体集積回路。
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