JPS60147127A - 内部信号テスト回路付集積回路 - Google Patents
内部信号テスト回路付集積回路Info
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- JPS60147127A JPS60147127A JP195884A JP195884A JPS60147127A JP S60147127 A JPS60147127 A JP S60147127A JP 195884 A JP195884 A JP 195884A JP 195884 A JP195884 A JP 195884A JP S60147127 A JPS60147127 A JP S60147127A
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- Japan
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- pin
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- test
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＬＳＩ（大規模集積回路）の機能確認、製造検
査および自己診断に有効なテスト回路を持ったＬＳＩに
関するものである。
査および自己診断に有効なテスト回路を持ったＬＳＩに
関するものである。
（背景技術）
微細加工技術が著しく進歩した現在、ＬＳＩの集積度は
ますます高くなっている。しかし外部入出力ピンの数は
パッケージ、信頼性、Ｌ Ｓ Ｉチップの大きさ等の制
約を受けているためそれほど増加していない。そのため
外部入出力ピンに直接あられれない信号が増加しており
、機能確認テストおよび出荷検査等を行う場合の内部回
路の機能テストはたいへん困難になっている。
ますます高くなっている。しかし外部入出力ピンの数は
パッケージ、信頼性、Ｌ Ｓ Ｉチップの大きさ等の制
約を受けているためそれほど増加していない。そのため
外部入出力ピンに直接あられれない信号が増加しており
、機能確認テストおよび出荷検査等を行う場合の内部回
路の機能テストはたいへん困難になっている。
従来内部回路のテストは測定点を直接外部入出力ピンに
出す方法、入力ピンの条件設定を行い測定点の状態を外
部入出力ピンまで何段かのゲートを通して出す方法等が
あった。
出す方法、入力ピンの条件設定を行い測定点の状態を外
部入出力ピンまで何段かのゲートを通して出す方法等が
あった。
第１図に測定点を直接外部入出力ピンに出す方法をもっ
た従来のＬＳＩの回路図を示す。第１図において１と２
は機能モジュール、３と４はレジスタ、ＩＩ、Ｉ２は入
力ピン、ＳｌとＢ２はレジスタ選択用入力ピン、０１は
出力ピン、ＴＰｌとＴＰ２はテスト専用ピン、Ｂｌ 、
Ｂ２ 、 Ｂ３ 、Ｂ４は外部バス接続ピンである。
た従来のＬＳＩの回路図を示す。第１図において１と２
は機能モジュール、３と４はレジスタ、ＩＩ、Ｉ２は入
力ピン、ＳｌとＢ２はレジスタ選択用入力ピン、０１は
出力ピン、ＴＰｌとＴＰ２はテスト専用ピン、Ｂｌ 、
Ｂ２ 、 Ｂ３ 、Ｂ４は外部バス接続ピンである。
このＬＳＩでは機能モジュール１の出力ａの状態をテス
トするためにテスト専用ピンＴＰＩをまたレジスタ２の
出力すの状態をテストするためにテスト専用゛ピンＴＰ
２をもうけて内部信号の状態をテストする。この方法は
同時に多数の測定点を検査できるが測定点の数だけ、運
用時には不用のテスト専用ピンが必要になる゛という欠
点がある。この欠点は内部回路が大きくなり測定点が増
加ししかもビン数が制限される現在大きな欠点となる。
トするためにテスト専用ピンＴＰＩをまたレジスタ２の
出力すの状態をテストするためにテスト専用゛ピンＴＰ
２をもうけて内部信号の状態をテストする。この方法は
同時に多数の測定点を検査できるが測定点の数だけ、運
用時には不用のテスト専用ピンが必要になる゛という欠
点がある。この欠点は内部回路が大きくなり測定点が増
加ししかもビン数が制限される現在大きな欠点となる。
第２図に測定点を直接外部入出力ピンに出さず入力ピン
の条件設定により測定点の状態を外部入出力ピンまで何
段かのゲートを通して出力することによって測定点の検
査を行う従来のＬＳＩの回路図を示す。第２図において
５と６は機能モジ−一ル、７と８はレジスタ、Ｉ３．Ｉ
４は入力ピン、Ｂ３．８４はレジスタ選択用入力ピン、
０２は出力ピン、Ｂ５ 、Ｂ６ 、Ｂ７．Ｂ８は外部バ
ス接続ピンである。このＬＳＩで機能モジュール５の出
力Ｃの状態をテストするためには入力ビンエ３とＩ４を
ＩＩ Ｉ（Ｉｔレベルにまた機能モジュール６の出力ｄ
ヲＩＩ ）ｌ Ｉ＋レベルに設定することが必要である
。このような入力設定をした後に出力ピン０２にて機能
モジュール５の出力Ｃの状態テストする。レジスタ７の
出力ｅの状態をテストするためにはレジスタ選択入力ピ
ンＳ３をＩＩ ｌ（Ｉ＋レベルに、Ｂ４をＩｆ Ｔ、
Ｉ＋レベルに設定することが必要である。このような設
定をした後に外部バス接続ピンＢ５にてレジスタ７の出
力ｅの状態をテストする。この方法は多数の入力ピンの
設定が必要であり、内部回路が大きくなると入力設定条
件の選定が困難になるという欠点がある。
の条件設定により測定点の状態を外部入出力ピンまで何
段かのゲートを通して出力することによって測定点の検
査を行う従来のＬＳＩの回路図を示す。第２図において
５と６は機能モジ−一ル、７と８はレジスタ、Ｉ３．Ｉ
４は入力ピン、Ｂ３．８４はレジスタ選択用入力ピン、
０２は出力ピン、Ｂ５ 、Ｂ６ 、Ｂ７．Ｂ８は外部バ
ス接続ピンである。このＬＳＩで機能モジュール５の出
力Ｃの状態をテストするためには入力ビンエ３とＩ４を
ＩＩ Ｉ（Ｉｔレベルにまた機能モジュール６の出力ｄ
ヲＩＩ ）ｌ Ｉ＋レベルに設定することが必要である
。このような入力設定をした後に出力ピン０２にて機能
モジュール５の出力Ｃの状態テストする。レジスタ７の
出力ｅの状態をテストするためにはレジスタ選択入力ピ
ンＳ３をＩＩ ｌ（Ｉ＋レベルに、Ｂ４をＩｆ Ｔ、
Ｉ＋レベルに設定することが必要である。このような設
定をした後に外部バス接続ピンＢ５にてレジスタ７の出
力ｅの状態をテストする。この方法は多数の入力ピンの
設定が必要であり、内部回路が大きくなると入力設定条
件の選定が困難になるという欠点がある。
（発明の課題）
本発明の目的は以上２方式の欠点を解決するため１本の
テスト専用制御ピンにつきバス幅までの内部回路の状態
を同時に入力設定なしにテスト可能とする回路を提供す
ることであり以下詳細に説明する。
テスト専用制御ピンにつきバス幅までの内部回路の状態
を同時に入力設定なしにテスト可能とする回路を提供す
ることであり以下詳細に説明する。
（発明の構成および作用）
第３図は本発明の実施例である。９と１０は機能モジュ
ール１１と１２はレジメ久 １３ 、１４ 、１５’、
１６はＡＮＤゲート、１７，１８はＯＲ，ゲート、１
９はトライステートバッファ、加はインバータ、Ｉ５．
Ｉ６は入力ピン、ＴＰ３はテスト専用ピン、Ｂ５と８６
はレジスタ選択用入力ピン、０３は出力ピン、Ｂ９ 、
ＢＩＯ，Ｂｌｌ 、Ｂ１２は外部バス接続ピンである。
ール１１と１２はレジメ久 １３ 、１４ 、１５’、
１６はＡＮＤゲート、１７，１８はＯＲ，ゲート、１
９はトライステートバッファ、加はインバータ、Ｉ５．
Ｉ６は入力ピン、ＴＰ３はテスト専用ピン、Ｂ５と８６
はレジスタ選択用入力ピン、０３は出力ピン、Ｂ９ 、
ＢＩＯ，Ｂｌｌ 、Ｂ１２は外部バス接続ピンである。
機能モジュール９の出力ｆの状態をテストする場合はテ
スト専用ピンＴＰ３をＩＩ ）ｌ Ｉ＋レベルにする。
スト専用ピンＴＰ３をＩＩ ）ｌ Ｉ＋レベルにする。
これによってインバータ２０よりＩＩ’ Ｌ Ｉ＋レベ
ルが出力されＡＮ’Ｄゲート１５ 、１６からはＩＩ
Ｌ Ｉ＋レベルが出力される。つまりレジスタ１１ 、
１２の出力はレジスタ選択用入力ピン８５ 、Ｂ６の入
力の状態にかかわらず外部バス接続ピンＢ９〜Ｂ１２に
あられれない。またテスト専用ピン’Ｉ’Ｐ３の入力が
ＩＩＨ”レベルなのでＡＮＤゲート１３の出力には機能
モジュール９の出力ｆが出力されＯＲ，ゲート１７の出
力には機能モジニール９の出力ｆが出力される。一方Ｏ
Ｒゲート１８の出力はＴＰ３の入力がＩＩ ＨＩ＋レベ
ルなのでＩＩ ）（Ｉ＋レベルとなり、トライステート
バッファ１９がアクティブとなり外部バス接続ピンＢ９
に機能モジュール９の出力ｆの状態が出力される。同様
に機能モジュール１０の出力ｇの状態は外部バス接続ピ
ンＢ １．０に出力される。このＬＳＩの場合外部バス
接続ピンが４本（Ｂ ９〜Ｂ１２）であるからテスト専
用ピンＴ Ｐ ３ Ｋ １ｌＴ−Ｉ”’レベルを入力す
ることによって同時に４測定点の状態を入力設定なしに
検査することができる。第３図では機能モジュール９，
１０の出力ｆ１ｇの他に１１、ｉに接続される測定点の
状態を検査することができる。
ルが出力されＡＮ’Ｄゲート１５ 、１６からはＩＩ
Ｌ Ｉ＋レベルが出力される。つまりレジスタ１１ 、
１２の出力はレジスタ選択用入力ピン８５ 、Ｂ６の入
力の状態にかかわらず外部バス接続ピンＢ９〜Ｂ１２に
あられれない。またテスト専用ピン’Ｉ’Ｐ３の入力が
ＩＩＨ”レベルなのでＡＮＤゲート１３の出力には機能
モジュール９の出力ｆが出力されＯＲ，ゲート１７の出
力には機能モジニール９の出力ｆが出力される。一方Ｏ
Ｒゲート１８の出力はＴＰ３の入力がＩＩ ＨＩ＋レベ
ルなのでＩＩ ）（Ｉ＋レベルとなり、トライステート
バッファ１９がアクティブとなり外部バス接続ピンＢ９
に機能モジュール９の出力ｆの状態が出力される。同様
に機能モジュール１０の出力ｇの状態は外部バス接続ピ
ンＢ １．０に出力される。このＬＳＩの場合外部バス
接続ピンが４本（Ｂ ９〜Ｂ１２）であるからテスト専
用ピンＴ Ｐ ３ Ｋ １ｌＴ−Ｉ”’レベルを入力す
ることによって同時に４測定点の状態を入力設定なしに
検査することができる。第３図では機能モジュール９，
１０の出力ｆ１ｇの他に１１、ｉに接続される測定点の
状態を検査することができる。
（発明の効果）
以上説明したようｖｃ１本のテスト専用ピンによって外
部バス接続本数までの内部信号の検査を同時に入力設定
なしに行うことができるため機能確認テスト、出荷検査
などが容易になり検査速度あがるという利点がある。ま
たテストのためのピン増加を最小限にするという利点が
ある。今後バス幅は広がる方向にあり同時に検査できる
測定点の数も増えることになる。
部バス接続本数までの内部信号の検査を同時に入力設定
なしに行うことができるため機能確認テスト、出荷検査
などが容易になり検査速度あがるという利点がある。ま
たテストのためのピン増加を最小限にするという利点が
ある。今後バス幅は広がる方向にあり同時に検査できる
測定点の数も増えることになる。
本発明は内部回路の測定点の状態を他の回路とは独立に
外部バスに出力することができるので装置組み込み後に
もテストを随時行える。すなわち装置組み込み後のＬＳ
Ｉの異状を検出することができる。またテスト専用ピン
を増やすことによってバス幅の数ずつ測定点を増やすこ
とができる。
外部バスに出力することができるので装置組み込み後に
もテストを随時行える。すなわち装置組み込み後のＬＳ
Ｉの異状を検出することができる。またテスト専用ピン
を増やすことによってバス幅の数ずつ測定点を増やすこ
とができる。
第１図は従来の測定点の状態を直接外部入出力ピンに出
力しテストする方法をもったＬＳＩの回路図、第２図は
従来の測定点の状態を入力ピンの条件設定により外部入
出力ピンまで導きテストする方法をもったＬＳＩの回路
図、第３図は本発明の実施例の回路図である。 １．２°゛機能モジーール、３，４・・レジスタ、ＩＩ
、Ｉ２・・・入力ピン、８１．８２・・・レジスタ選択
用入力ピン、 ０１・・・出力ピン、 ＴＰｌ、ＴＰ２・・テスト専用ピン、 ８１〜Ｂ４・・・外部バス接続ピン、ａ、ｂ・・・測定
点、５．６・・・機能モジー−ノベ ７，８・・・レジ
スタ、Ｉ３．Ｉ４・・・入力ピン、Ｓ３，８４・・・レ
ジスタ選択用入力ピン、 ０２・・・出力ピン、 Ｂ５〜Ｂ８・・・外部バス接続ピン、 ｃ、ｄ、ｅ・・・測定点、 ９，１０・・・機能モジュ
ール、１１ 、１２・・レジスタ、 １３〜１６・・・
ＡＮＤゲート、１７ 、１ｓ・・・ＯＲゲニト、１９・
・・ドライステートノくノファ、２０・・・インバータ
、 Ｉ５．Ｉ６・・・入力ピン。 ＴＰ３・・・テスト専用ピン、 ８５．８６ ・・・レジスタ選択用入力ピン、０３・・
・出力ピン、Ｂ９〜Ｂ１２・・外部バス接続ピン、ｆ、
ｇ・・・測定点、 ｈ 、ビ・・測定入力。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − ？
力しテストする方法をもったＬＳＩの回路図、第２図は
従来の測定点の状態を入力ピンの条件設定により外部入
出力ピンまで導きテストする方法をもったＬＳＩの回路
図、第３図は本発明の実施例の回路図である。 １．２°゛機能モジーール、３，４・・レジスタ、ＩＩ
、Ｉ２・・・入力ピン、８１．８２・・・レジスタ選択
用入力ピン、 ０１・・・出力ピン、 ＴＰｌ、ＴＰ２・・テスト専用ピン、 ８１〜Ｂ４・・・外部バス接続ピン、ａ、ｂ・・・測定
点、５．６・・・機能モジー−ノベ ７，８・・・レジ
スタ、Ｉ３．Ｉ４・・・入力ピン、Ｓ３，８４・・・レ
ジスタ選択用入力ピン、 ０２・・・出力ピン、 Ｂ５〜Ｂ８・・・外部バス接続ピン、 ｃ、ｄ、ｅ・・・測定点、 ９，１０・・・機能モジュ
ール、１１ 、１２・・レジスタ、 １３〜１６・・・
ＡＮＤゲート、１７ 、１ｓ・・・ＯＲゲニト、１９・
・・ドライステートノくノファ、２０・・・インバータ
、 Ｉ５．Ｉ６・・・入力ピン。 ＴＰ３・・・テスト専用ピン、 ８５．８６ ・・・レジスタ選択用入力ピン、０３・・
・出力ピン、Ｂ９〜Ｂ１２・・外部バス接続ピン、ｆ、
ｇ・・・測定点、 ｈ 、ビ・・測定入力。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − ？
Claims (1)
- 外部バスにつながるトライステート入出力端子またはト
ライステート出力端子を少なくとも２本持ち、テスト専
用制御ピン（ＴＰ３）を少なくとも１本持ち、該外部バ
スにつながる内部情報を少なくとも２種持ち、その出力
を外部バスに出力するためのセレクタを集積回路内で構
成し、前記テスト専用制御ピンがオフのとき通常の動作
の内部情報をバスに出力し、テスト専用制御ピンがオン
のとき、内部回路の測定点の情報をバスに出力するゲー
ト手段を有することを特徴とする内部信号テスト回路付
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP195884A JPS60147127A (ja) | 1984-01-11 | 1984-01-11 | 内部信号テスト回路付集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP195884A JPS60147127A (ja) | 1984-01-11 | 1984-01-11 | 内部信号テスト回路付集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147127A true JPS60147127A (ja) | 1985-08-03 |
Family
ID=11516099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP195884A Pending JPS60147127A (ja) | 1984-01-11 | 1984-01-11 | 内部信号テスト回路付集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593916A (en) * | 1988-08-12 | 1997-01-14 | Mitsui Toatsu Chemicals, Incorporated | Processing of glass substrates using holding container and holding container |
| EP0757254A2 (de) * | 1995-08-04 | 1997-02-05 | Siemens Aktiengesellschaft | Integrierte Schaltung |
-
1984
- 1984-01-11 JP JP195884A patent/JPS60147127A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593916A (en) * | 1988-08-12 | 1997-01-14 | Mitsui Toatsu Chemicals, Incorporated | Processing of glass substrates using holding container and holding container |
| EP0757254A2 (de) * | 1995-08-04 | 1997-02-05 | Siemens Aktiengesellschaft | Integrierte Schaltung |
| EP0757254A3 (de) * | 1995-08-04 | 1998-01-07 | Siemens Aktiengesellschaft | Integrierte Schaltung |
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