JP2595029B2 - 診断容易化回路を有するｌｓｉ - Google Patents
診断容易化回路を有するｌｓｉInfo
- Publication number
- JP2595029B2 JP2595029B2 JP63074325A JP7432588A JP2595029B2 JP 2595029 B2 JP2595029 B2 JP 2595029B2 JP 63074325 A JP63074325 A JP 63074325A JP 7432588 A JP7432588 A JP 7432588A JP 2595029 B2 JP2595029 B2 JP 2595029B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pin
- output
- input
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプリント基板上へ搭載されたLSIを診断する
場合に診断法が容易となる診断容易化回路を有するLSI
に係り特に、インサーキットテスタを用いて行うプリン
ト基板のテストに好適な診断容易化回路を有するLSIに
関する。
場合に診断法が容易となる診断容易化回路を有するLSI
に係り特に、インサーキットテスタを用いて行うプリン
ト基板のテストに好適な診断容易化回路を有するLSIに
関する。
従来のインサーキットテスタによるプリント基板のテ
スト方法については、日経エレクトロニクス（No.391）
1986年３月24日号の第267頁から第275頁で論じられてい
る。
スト方法については、日経エレクトロニクス（No.391）
1986年３月24日号の第267頁から第275頁で論じられてい
る。
上記従来技術ではLSIやVLSIのような大規模集積回路
をプリント基板上へ搭載した場合、該LSIの正当性をイ
ンサーキットテスタで確認するため、プリント基板上に
搭載した状態ではなくLSI単品での製造後の検査やLSI購
入後の受け入れ検査で使用したテストパターンをそのま
ま使用していた。
をプリント基板上へ搭載した場合、該LSIの正当性をイ
ンサーキットテスタで確認するため、プリント基板上に
搭載した状態ではなくLSI単品での製造後の検査やLSI購
入後の受け入れ検査で使用したテストパターンをそのま
ま使用していた。
この様な従来技術によるテストパターンは一般的にLS
I内部の素子レベルの故障を発明する事を目的に作成さ
れているためテストパターン数も数千から多いものでは
数万パターンになる場合があり問題となっていた。すな
わちテストする際にはテスト時間が長時間必要となり、
このため該LSIの前段に位置する部品の出力ピンにはイ
ンサーキットテスタから送り込まれる強制電流が長時間
印加される事になり前段の部品を破壊するという問題点
や、LSIをテストするためのパターンが複雑であり該LSI
が正常に動作しない場合、この原因が該LSI自体の故障
によるものか、インサーキットテスタ上でテストするた
めに該LSIの周辺回路が動作しこの信号が該LSIに再び入
力し、入力信号が不安定になり異常動作したものである
のか判断できないという問題点があった。
I内部の素子レベルの故障を発明する事を目的に作成さ
れているためテストパターン数も数千から多いものでは
数万パターンになる場合があり問題となっていた。すな
わちテストする際にはテスト時間が長時間必要となり、
このため該LSIの前段に位置する部品の出力ピンにはイ
ンサーキットテスタから送り込まれる強制電流が長時間
印加される事になり前段の部品を破壊するという問題点
や、LSIをテストするためのパターンが複雑であり該LSI
が正常に動作しない場合、この原因が該LSI自体の故障
によるものか、インサーキットテスタ上でテストするた
めに該LSIの周辺回路が動作しこの信号が該LSIに再び入
力し、入力信号が不安定になり異常動作したものである
のか判断できないという問題点があった。
本発明の目的はインサーキットテスタの少なく単純な
テストパターンでも十分診断可能な診断容易化回路を有
するLSIを提供することにある。
テストパターンでも十分診断可能な診断容易化回路を有
するLSIを提供することにある。
上記目的は、LSIの内部論理と入出力用外部バッファ
ゲートの間に迂回回路を挿入し、テスト実施時にはLSI
入出力ピンおよびこれに付随する外部バッファーゲート
の全てをLSI内部論理から切り離すように構成すること
で達成される。この迂回回路は入力ピンと全ての出力ピ
ンが内部論理回路を全く介さずいわば導通状態にある様
に接続される回路である。この迂回回路は又、複数の入
力ピンが存在する場合には、入力ピンを１ピンづつ選択
し全出力ピンに入力ピンと同じ値を出力できる様アドレ
スデコーダにより選択できる様に構成される。
ゲートの間に迂回回路を挿入し、テスト実施時にはLSI
入出力ピンおよびこれに付随する外部バッファーゲート
の全てをLSI内部論理から切り離すように構成すること
で達成される。この迂回回路は入力ピンと全ての出力ピ
ンが内部論理回路を全く介さずいわば導通状態にある様
に接続される回路である。この迂回回路は又、複数の入
力ピンが存在する場合には、入力ピンを１ピンづつ選択
し全出力ピンに入力ピンと同じ値を出力できる様アドレ
スデコーダにより選択できる様に構成される。
発明者の知見によれば基板上のLSIの正当性を診断す
る場合はLSIの内部回路そのものの検証は必要とされな
い。これはLSIの内部回路は外部バッファゲートにより
保護されているためで、LSIの受け入れ検査で合格したL
SIがプリント基板上で正常動作しない故障の原因は主と
してLSIピンのプリント基板への装着時の半田ブリッジ
か又は静電気による外部バッファゲートの静電破壊であ
る。従ってLSIピンが正しくプリント基板へ半田付けさ
れているか、外部バッファゲートが破壊されていないか
を検証すればプリント基板上での該LSIの正当性は保障
される。
る場合はLSIの内部回路そのものの検証は必要とされな
い。これはLSIの内部回路は外部バッファゲートにより
保護されているためで、LSIの受け入れ検査で合格したL
SIがプリント基板上で正常動作しない故障の原因は主と
してLSIピンのプリント基板への装着時の半田ブリッジ
か又は静電気による外部バッファゲートの静電破壊であ
る。従ってLSIピンが正しくプリント基板へ半田付けさ
れているか、外部バッファゲートが破壊されていないか
を検証すればプリント基板上での該LSIの正当性は保障
される。
本発明によれば診断時には入力信号は入力ピンから外
部バッファーゲートを通った後、迂回回路を経由してそ
のままの形で外部バッファーゲートを通じ出力ピンに至
り出力信号となる。従って、インサーキットテスタのテ
ストパターンは論理回路における信号処理を考慮する必
要が無く、簡単かつ少ない数で済ませることができる。
部バッファーゲートを通った後、迂回回路を経由してそ
のままの形で外部バッファーゲートを通じ出力ピンに至
り出力信号となる。従って、インサーキットテスタのテ
ストパターンは論理回路における信号処理を考慮する必
要が無く、簡単かつ少ない数で済ませることができる。
以下、本発明の実施例を図を用いて説明する。
第１図は本発明に係る一実施例である診断容易化回路
を有するLSIの回路図である。
を有するLSIの回路図である。
LSIを診断する場合には、診断制御ピン（TE）１にハ
イレベルの信号が与へられる。この信号は入力バッファ
ーゲートを通過し、ANDゲート12に反転したローレベル
信号として入力される。ANDゲート12にはLSI内部論理回
路７からの出力信号10も入力されるが、上述の診断制御
ピン１から入力した信号によりこの出力信号10はANDゲ
ート12の出力13には伝播しない。すなわちLSI内部論理
回路７の出力信号10はANDゲート12により阻止される。
イレベルの信号が与へられる。この信号は入力バッファ
ーゲートを通過し、ANDゲート12に反転したローレベル
信号として入力される。ANDゲート12にはLSI内部論理回
路７からの出力信号10も入力されるが、上述の診断制御
ピン１から入力した信号によりこの出力信号10はANDゲ
ート12の出力13には伝播しない。すなわちLSI内部論理
回路７の出力信号10はANDゲート12により阻止される。
入力ピン２の各々にはあらかじめI1〜Imのアドレスが
与えられている。今入力ピンのうち入力ピンI2を診断し
ようとする場合には、診断信号としてまずハイレベル信
号がこの入力ピンI2に与えられる。この時、入力ピンア
ドレス選択ピン３にはアドレスI2に対応するビットパタ
ーン信号が与えられる。この信号はバッファゲートを介
しアドレスデコーダー４へ入力される。この結果アドレ
スデコーダー４の出力信号のうちI2に対応するアドレス
の出力信号がハイレベルになる。このハイレベル信号は
ANDゲート５へ入力する。ANDゲート５には入力ピンI2よ
り入力した信号（ハイ−レベル）が入力されている。こ
の結果ANDゲート５の出力信号はハイレベルとなり入力
信号のORゲート６へ入力される。この時アドレスI2に対
応しないアドレスデコーダーの信号は全部ローレベルと
なっている。このためORゲート６の出力信号には入力ピ
ンI2に与えたハイレベル信号が出力される。この信号は
ANDゲート８へ入力される。ANDゲート８には診断制御ピ
ン１で与えたハイレベル信号が同時に入力される。AND
ゲート８の出力はテスト入力信号９となりORゲート14へ
入力される。ここで、ORゲート14はすべての出力バッフ
ァーゲート16および出力ピン17にそれぞれ対応して設け
られており、その出力は出力ピン17のそれぞれの出力と
なっている。このときLSI内部論理７の出力信号はANDゲ
ート12により阻止されローレベルとなりORゲート14へ入
力しているから、ORゲート14の出力には、入力ピンI2で
与えたハイレベル信号が出力され、出力ピン17のすべて
にハイレベル信号が出力される。
与えられている。今入力ピンのうち入力ピンI2を診断し
ようとする場合には、診断信号としてまずハイレベル信
号がこの入力ピンI2に与えられる。この時、入力ピンア
ドレス選択ピン３にはアドレスI2に対応するビットパタ
ーン信号が与えられる。この信号はバッファゲートを介
しアドレスデコーダー４へ入力される。この結果アドレ
スデコーダー４の出力信号のうちI2に対応するアドレス
の出力信号がハイレベルになる。このハイレベル信号は
ANDゲート５へ入力する。ANDゲート５には入力ピンI2よ
り入力した信号（ハイ−レベル）が入力されている。こ
の結果ANDゲート５の出力信号はハイレベルとなり入力
信号のORゲート６へ入力される。この時アドレスI2に対
応しないアドレスデコーダーの信号は全部ローレベルと
なっている。このためORゲート６の出力信号には入力ピ
ンI2に与えたハイレベル信号が出力される。この信号は
ANDゲート８へ入力される。ANDゲート８には診断制御ピ
ン１で与えたハイレベル信号が同時に入力される。AND
ゲート８の出力はテスト入力信号９となりORゲート14へ
入力される。ここで、ORゲート14はすべての出力バッフ
ァーゲート16および出力ピン17にそれぞれ対応して設け
られており、その出力は出力ピン17のそれぞれの出力と
なっている。このときLSI内部論理７の出力信号はANDゲ
ート12により阻止されローレベルとなりORゲート14へ入
力しているから、ORゲート14の出力には、入力ピンI2で
与えたハイレベル信号が出力され、出力ピン17のすべて
にハイレベル信号が出力される。
一方、入力ピンI2にローレベル信号が与えられた場合
にはORゲート６の出力はローレベルとなりANDゲート８
の出力であるテスト入力信号はローレベルとなる。この
結果すべての出力ピン17にはローレベルが出力される。
にはORゲート６の出力はローレベルとなりANDゲート８
の出力であるテスト入力信号はローレベルとなる。この
結果すべての出力ピン17にはローレベルが出力される。
以上説明したように入力ピンI1〜Imに与えた診断信号
（テストパターン）は内部論理回路７を経由せず、迂回
してすべての出力ピン17に出力されることになる。
（テストパターン）は内部論理回路７を経由せず、迂回
してすべての出力ピン17に出力されることになる。
診断制御ピン１にローレベル信号が入力された場合に
はANDゲート12に反転した信号ハイレベルが入力され
る。この時LSI内部論理回路７の出力が同時にANDゲート
12へ入力される。この結果LSI内部論理回路７の出力信
号は阻止されずにORゲート14へ入力され、そのまま出力
ピン17へ出力される。従って診断時ではない通常の場合
には診断制御ピン１にローレベルの信号を与えておけば
良く、前述の迂回回路は動作しない。
はANDゲート12に反転した信号ハイレベルが入力され
る。この時LSI内部論理回路７の出力が同時にANDゲート
12へ入力される。この結果LSI内部論理回路７の出力信
号は阻止されずにORゲート14へ入力され、そのまま出力
ピン17へ出力される。従って診断時ではない通常の場合
には診断制御ピン１にローレベルの信号を与えておけば
良く、前述の迂回回路は動作しない。
第２図はLSIをプリント基板上へ搭載しインサーキッ
トテスタでテストする場合の説明図である。
トテスタでテストする場合の説明図である。
図中LSI20はプリント基板25上に搭載され、他のIC21
と接続されている。インサーキットテスタ22のプローブ
ピン23,24はLSIの入力信号ピン1.2.3.及び出力信号ピン
17にそれぞれ接続されている。
と接続されている。インサーキットテスタ22のプローブ
ピン23,24はLSIの入力信号ピン1.2.3.及び出力信号ピン
17にそれぞれ接続されている。
診断に当っては診断制御ピン１にハイレベル信号を印
加して診断状態とし入力ピン２のそれぞれにハイレベ
ル、ローレベルの信号を順次印加すると同時に入力ピン
アドレス選択ピンには診断しようとする入力ピン２のア
ドレスに対応するビットパターンを与えてゆく。
加して診断状態とし入力ピン２のそれぞれにハイレベ
ル、ローレベルの信号を順次印加すると同時に入力ピン
アドレス選択ピンには診断しようとする入力ピン２のア
ドレスに対応するビットパターンを与えてゆく。
LSI回路の故障にはハイレベル固定の故障とローレベ
ル口定の故障がある。以上のよう各入力ピン２のそれぞ
れについてハイレベル、ローレベル信号を印加して出力
ピン17すべての出力を調べることにより入出力ピンのそ
れぞれについて故障検出が可能となる。
ル口定の故障がある。以上のよう各入力ピン２のそれぞ
れについてハイレベル、ローレベル信号を印加して出力
ピン17すべての出力を調べることにより入出力ピンのそ
れぞれについて故障検出が可能となる。
第３図は、通常の論理動作状態において、入力ピンア
ドレス選択ピン３を入力ピンとして共用して使用する場
合の回路例を示したものである。入力ピンアドレス選択
ピン３へ入力した信号は内部論理回路７とアドレスデコ
ーダ４へ並列的に接続している。診断状態の時にはアド
レスデコーダ４と内部論理回路７へ同時に入力信号が与
えられるが内部論理回路７へ入った信号はゲート12によ
り全てローレベルの信号へ変換されるため、テスト入力
信号９と競合する事はない。
ドレス選択ピン３を入力ピンとして共用して使用する場
合の回路例を示したものである。入力ピンアドレス選択
ピン３へ入力した信号は内部論理回路７とアドレスデコ
ーダ４へ並列的に接続している。診断状態の時にはアド
レスデコーダ４と内部論理回路７へ同時に入力信号が与
えられるが内部論理回路７へ入った信号はゲート12によ
り全てローレベルの信号へ変換されるため、テスト入力
信号９と競合する事はない。
診断時以外の通常時には診断制御信号はローレベルに
設定し、ANDゲート８で入力ピン２から迂回回路を伝播
して来た信号をローレベルにするこの結果入力ピン２お
よび共用する入力アドレスピン３から与えた信号はLSI
内部論理回路７へ入り内部論理回路を駆動し信号線10へ
出てくる。この時ANDゲート12は診断制御信号がローレ
ベルであることにより信号値10を阻止することなく出力
13へ伝播させる。またテスト入力信号９はローレベルに
なっている事より内部論理回路の出力信号線10の信号値
はさらにゲート14を通過し出力バッファゲート16へと伝
播し出力ピン17からLSI外へ出力される。
設定し、ANDゲート８で入力ピン２から迂回回路を伝播
して来た信号をローレベルにするこの結果入力ピン２お
よび共用する入力アドレスピン３から与えた信号はLSI
内部論理回路７へ入り内部論理回路を駆動し信号線10へ
出てくる。この時ANDゲート12は診断制御信号がローレ
ベルであることにより信号値10を阻止することなく出力
13へ伝播させる。またテスト入力信号９はローレベルに
なっている事より内部論理回路の出力信号線10の信号値
はさらにゲート14を通過し出力バッファゲート16へと伝
播し出力ピン17からLSI外へ出力される。
第４図は、内部論理回路中に他の目的のために設けら
れたアドレスデコーダを共用させる実施例である。第４
図と異なる点はアドレスデコーダの出力信号を内部論理
（７）へ入力している点である。
れたアドレスデコーダを共用させる実施例である。第４
図と異なる点はアドレスデコーダの出力信号を内部論理
（７）へ入力している点である。
第５図は双方向信号ピンが存在する場合にこのピンに
係る入力バッファゲート、出力トライステートバッファ
ゲートの動作を診断する本発明の診断容易化回路の実施
例を示した図である。双方向ピンの動作を確認するため
には入力動作、出力動作の双方を確認する必要がある。
これを図中の双方向ピン600を例として用い説明する。
まず双方向ピン600を入力ピンとして診断する場合、診
断制御ピン１よりハイレベル信号を与える。この信号は
信号線614を伝播し反転しANDゲート617へローレベル信
号となって入力する。ANDゲート617へは同時にLSI内部
論理回路７から出力される内部論理回路７からの出力イ
ネーブル信号も入力する。この結果LSI内部論理回路７
より出力されたイネーブル信号はANDゲート17により阻
止される。
係る入力バッファゲート、出力トライステートバッファ
ゲートの動作を診断する本発明の診断容易化回路の実施
例を示した図である。双方向ピンの動作を確認するため
には入力動作、出力動作の双方を確認する必要がある。
これを図中の双方向ピン600を例として用い説明する。
まず双方向ピン600を入力ピンとして診断する場合、診
断制御ピン１よりハイレベル信号を与える。この信号は
信号線614を伝播し反転しANDゲート617へローレベル信
号となって入力する。ANDゲート617へは同時にLSI内部
論理回路７から出力される内部論理回路７からの出力イ
ネーブル信号も入力する。この結果LSI内部論理回路７
より出力されたイネーブル信号はANDゲート17により阻
止される。
次に、入力ピンアドレス選択ピン３に予め付与してあ
る双方向ピン600のアドレスをビットパターンで与える
と、ここで与えたアドレスがアドレスデコーダ４で１本
選択され信号線603へハイレベル信号で伝播する。この
信号はANDゲート620へ反転しローレベルとなって入力す
る。ANDゲート620へは同時に診断制御ピン１よりハイレ
ベル信号が入力しANDゲート620の出力信号はローレベル
となる。この時ANDゲート617とANDゲート620の出力は共
にローレベルとなりこの信号はORゲート618へ伝播し信
号線619を介し出力トライステートバッファゲート601の
イネーブル信号として入力する。この結果出力トライス
テートバッファゲート601はハイインピーダンス状態と
なる。
る双方向ピン600のアドレスをビットパターンで与える
と、ここで与えたアドレスがアドレスデコーダ４で１本
選択され信号線603へハイレベル信号で伝播する。この
信号はANDゲート620へ反転しローレベルとなって入力す
る。ANDゲート620へは同時に診断制御ピン１よりハイレ
ベル信号が入力しANDゲート620の出力信号はローレベル
となる。この時ANDゲート617とANDゲート620の出力は共
にローレベルとなりこの信号はORゲート618へ伝播し信
号線619を介し出力トライステートバッファゲート601の
イネーブル信号として入力する。この結果出力トライス
テートバッファゲート601はハイインピーダンス状態と
なる。
次に双方向ピン600へ入力信号としてハイレベルを与
えた場合この信号は出力トライステートバッファゲート
601と入力バッファゲート602へ伝播する。ここで出力ト
ライステートバッファゲート601は前の操作によりハイ
インピーダンス状態になっているため逆電流が流れる事
による該ゲート601の破壊が発生することはない。一方
入力バッファゲート602へ伝播したハイレベル信号は次
にANDゲート605へ入力され同時にアドレスデコーダ４で
選択された信号線603にあるハイレベル信号がANDゲート
605へ入力される。この結果出力信号606はハイレベルと
なり信号線606を伝播しORゲート６へ入力し全ての出力
ピン17へハイレベル信号が出力される。
えた場合この信号は出力トライステートバッファゲート
601と入力バッファゲート602へ伝播する。ここで出力ト
ライステートバッファゲート601は前の操作によりハイ
インピーダンス状態になっているため逆電流が流れる事
による該ゲート601の破壊が発生することはない。一方
入力バッファゲート602へ伝播したハイレベル信号は次
にANDゲート605へ入力され同時にアドレスデコーダ４で
選択された信号線603にあるハイレベル信号がANDゲート
605へ入力される。この結果出力信号606はハイレベルと
なり信号線606を伝播しORゲート６へ入力し全ての出力
ピン17へハイレベル信号が出力される。
一方、双方向ピン600へローレベル信号が与えられた
場合、ANDゲート605の入力信号がローレベルとなるため
信号線606を伝播する信号はローレベルとなりORゲート
６へ入力した結果ORゲート６の出力はローレベルになり
ANDゲート８の出力であるテスト入力信号はローレベル
となる。この結果すべての出力ピン17にはローレベルが
出力される。
場合、ANDゲート605の入力信号がローレベルとなるため
信号線606を伝播する信号はローレベルとなりORゲート
６へ入力した結果ORゲート６の出力はローレベルになり
ANDゲート８の出力であるテスト入力信号はローレベル
となる。この結果すべての出力ピン17にはローレベルが
出力される。
以上の様に診断制御ピン１をハイレベルにし入力ピン
アドレス選択ピン３へLSIの入力ピンとして扱う双方向
ピンのアドレスを与え、診断信号を該双方向ピンへ与え
る事により、該双方向ピンは入力ピンとして動作し、与
えた診断信号はLSI内部論理回路７を経由せずすべての
出力ピン17へ出力されることになる。
アドレス選択ピン３へLSIの入力ピンとして扱う双方向
ピンのアドレスを与え、診断信号を該双方向ピンへ与え
る事により、該双方向ピンは入力ピンとして動作し、与
えた診断信号はLSI内部論理回路７を経由せずすべての
出力ピン17へ出力されることになる。
また双方向ピン600を出力信号として扱う場合には診
断信号はI1〜Imの何れかの入力ピンから与え、この結果
を双方向ピン600より出力する事になる。以下この動作
を説明する。
断信号はI1〜Imの何れかの入力ピンから与え、この結果
を双方向ピン600より出力する事になる。以下この動作
を説明する。
最初に診断制御ピン１へハイレベル信号を与えANDゲ
ート617によりLSI内部論理回路７から出力されるイネー
ブル信号をローレベルにする。次に任意の入力ピンを選
択する、仮にI2を診断信号入力ピンとして選択し、該ピ
ンに対し予め与えられているアドレスを入力ピンアドレ
ス選択ピン３よりビットパターンで与える。この時アド
レスデコーダ４の出力信号は選択した入力ピンI2以外全
てローレベルとなるためANDゲート620へ伝播するアドレ
ス選択信号603はローレベルとなるがANDゲート620へは
反転した論理値で入力されるため入力信号はハイレベル
となる。またANDゲート620へは診断制御ピン１から入力
したハイレベルが同時に入力されるためANDゲート620の
出力はハイレベルとなる。この結果ORゲート618の入力
信号はANDゲート620の出力ハイレベルとANDゲート617の
出力ローレベルとなり、ORゲート618の出力信号はハイ
レベルとなる。この信号を出力トライステートバッファ
ゲート601のイネーブル信号として入力する事により該
バッファゲート601は出力状態となる。
ート617によりLSI内部論理回路７から出力されるイネー
ブル信号をローレベルにする。次に任意の入力ピンを選
択する、仮にI2を診断信号入力ピンとして選択し、該ピ
ンに対し予め与えられているアドレスを入力ピンアドレ
ス選択ピン３よりビットパターンで与える。この時アド
レスデコーダ４の出力信号は選択した入力ピンI2以外全
てローレベルとなるためANDゲート620へ伝播するアドレ
ス選択信号603はローレベルとなるがANDゲート620へは
反転した論理値で入力されるため入力信号はハイレベル
となる。またANDゲート620へは診断制御ピン１から入力
したハイレベルが同時に入力されるためANDゲート620の
出力はハイレベルとなる。この結果ORゲート618の入力
信号はANDゲート620の出力ハイレベルとANDゲート617の
出力ローレベルとなり、ORゲート618の出力信号はハイ
レベルとなる。この信号を出力トライステートバッファ
ゲート601のイネーブル信号として入力する事により該
バッファゲート601は出力状態となる。
次に選択した入力ピンI2から診断信号を与える事によ
り、この信号はORゲート６を通りANDゲート８を通過しO
Rゲート14へ入力される。この時LSI内部論理回路７から
の出力信号607はANDゲート12により阻止されローレベル
になるためORゲート14の出力信号612には入力ピンI2か
ら与えられた診断信号が伝播して来る。この信号は出力
トライステートバッファゲート601に入力するが該バッ
ファゲート601は先の動作により出力状態になっている
ため、双方向ピン600へI2に入力した診断信号が出力さ
れる。この時、双方向ピン600より出力されている信号
値が入力バッファゲート602を介し再入力されるが、こ
れはアドレスデコーダ４の出力信号603がローレベルの
信号でANDゲート605へ入力されている事により阻止でき
る。また信号線604を介してLSI内部論理回路７へ再入力
する信号については、LSI内部論理回路７の出力を全て
阻止する回路構成になっているため内部論理回路７がど
のような動作をしても出力信号に影響を与えないため阻
止する必要はない。
り、この信号はORゲート６を通りANDゲート８を通過しO
Rゲート14へ入力される。この時LSI内部論理回路７から
の出力信号607はANDゲート12により阻止されローレベル
になるためORゲート14の出力信号612には入力ピンI2か
ら与えられた診断信号が伝播して来る。この信号は出力
トライステートバッファゲート601に入力するが該バッ
ファゲート601は先の動作により出力状態になっている
ため、双方向ピン600へI2に入力した診断信号が出力さ
れる。この時、双方向ピン600より出力されている信号
値が入力バッファゲート602を介し再入力されるが、こ
れはアドレスデコーダ４の出力信号603がローレベルの
信号でANDゲート605へ入力されている事により阻止でき
る。また信号線604を介してLSI内部論理回路７へ再入力
する信号については、LSI内部論理回路７の出力を全て
阻止する回路構成になっているため内部論理回路７がど
のような動作をしても出力信号に影響を与えないため阻
止する必要はない。
以上説明した様に、双方向ピンに対しては、該ピンを
入力として選択した場合は入力ピンとして動作し、それ
以外は出力ピンとして動作する回路構成となっている。
入力として選択した場合は入力ピンとして動作し、それ
以外は出力ピンとして動作する回路構成となっている。
通常論理動作の場合には診断制御ピン１にローレベル
信号を与える事により迂回回路は動作せず、LSI内部論
理回路７からの出力が各出力ピン14または双方向ピン60
0へ出力される。
信号を与える事により迂回回路は動作せず、LSI内部論
理回路７からの出力が各出力ピン14または双方向ピン60
0へ出力される。
第６図は、診断専用に設けた入力ピンアドレス選択ピ
ン３に故障がある場合、これを検出する診断容易化回路
を付加したLSIの回路図である。
ン３に故障がある場合、これを検出する診断容易化回路
を付加したLSIの回路図である。
LSI診断を行うため、まず診断制御ピン１にハイレベ
ル信号が与えられる。この信号はANDゲート32へ入力す
る。次に入力ピンアドレス選択ピン３に与えられた信号
値はアドレスデコーダ４とORゲート31へ入力される。OR
ゲート31へ入力入ったすべてのアドレス選択信号はORを
とられANDゲート32へ伝播しこの結果がORゲート34へ入
る。この時のANDゲート12の出力は、LSI内部論理回路７
の出力信号を阻止しているためローレベルとなってい
る。従って入力ピンアドレスから与えた論理値はバッフ
ァゲート35を通り出力ピン36へ出力される。
ル信号が与えられる。この信号はANDゲート32へ入力す
る。次に入力ピンアドレス選択ピン３に与えられた信号
値はアドレスデコーダ４とORゲート31へ入力される。OR
ゲート31へ入力入ったすべてのアドレス選択信号はORを
とられANDゲート32へ伝播しこの結果がORゲート34へ入
る。この時のANDゲート12の出力は、LSI内部論理回路７
の出力信号を阻止しているためローレベルとなってい
る。従って入力ピンアドレスから与えた論理値はバッフ
ァゲート35を通り出力ピン36へ出力される。
この回路を使って入力ピンアドレス選択ピン３の故障
を検出するには、まず入力ピンアドレス選択ピンへすべ
てローレベルの信号を与える。この時出力ピン36へハイ
レベルの信号が出力されればこの回路にはハイレベル固
定の故障がある事が解る。また入力アドレスピン３に、
初めすべてローレベルの信号を与え出力ピン36にローレ
ベルの信号が出力される事を確認し、次に入力アドレス
ピン選択ピン３の中の１ピンを選択し、ローレベルの信
号をハイレベルに変化させる。この時出力ピン36がロー
レベルのまま変化しない場合このピンにはローレベル固
定の故障がある事が解る。この様にローレベルからハイ
レベルに入力信号を変化させる操作を入力ピンアドレス
選択ピン３に対し行う事によりローレベル固定故障を検
出できる。
を検出するには、まず入力ピンアドレス選択ピンへすべ
てローレベルの信号を与える。この時出力ピン36へハイ
レベルの信号が出力されればこの回路にはハイレベル固
定の故障がある事が解る。また入力アドレスピン３に、
初めすべてローレベルの信号を与え出力ピン36にローレ
ベルの信号が出力される事を確認し、次に入力アドレス
ピン選択ピン３の中の１ピンを選択し、ローレベルの信
号をハイレベルに変化させる。この時出力ピン36がロー
レベルのまま変化しない場合このピンにはローレベル固
定の故障がある事が解る。この様にローレベルからハイ
レベルに入力信号を変化させる操作を入力ピンアドレス
選択ピン３に対し行う事によりローレベル固定故障を検
出できる。
第７図は入力ピンアドレス選択ピンの故障を検出する
本発明の他の診断容易化回路を有するLSIの実施例であ
る。
本発明の他の診断容易化回路を有するLSIの実施例であ
る。
これは入力ピンアドレス選択ピン３へ入力した信号
を、他の入力ピンI1〜Imのテスト入力信号９より分離
し、独立して出力できる様に構成した回路である。
を、他の入力ピンI1〜Imのテスト入力信号９より分離
し、独立して出力できる様に構成した回路である。
入力ピンアドレス選択ピン７へ入力した信号は各々OR
回路71へ入力する。このOR回路71へはLSI内部論理回路
７の出力信号阻止用AND回路12の出力信号が入力されて
いる。この時診断制御ピン１へはハイレベルの信号が与
えられているためこのANDゲート12の出力信号はローレ
ベルになる。従って入力ピンアドレス選択ピン３へ与え
た診断信号はORゲート71をそのまま通過し出力バッファ
ゲート16を介し出力ピン17へ出力される。
回路71へ入力する。このOR回路71へはLSI内部論理回路
７の出力信号阻止用AND回路12の出力信号が入力されて
いる。この時診断制御ピン１へはハイレベルの信号が与
えられているためこのANDゲート12の出力信号はローレ
ベルになる。従って入力ピンアドレス選択ピン３へ与え
た診断信号はORゲート71をそのまま通過し出力バッファ
ゲート16を介し出力ピン17へ出力される。
このため、入力アドレスピン選択ピン３へ与えた診断
信号と入力アドレスピン選択ピン３に対応する出力ピン
17の出力信号の値が異なる場合、当該ピンに故障がある
事がわかる。
信号と入力アドレスピン選択ピン３に対応する出力ピン
17の出力信号の値が異なる場合、当該ピンに故障がある
事がわかる。
本発明によれば、プリント基板上に搭載したLSIのテ
ストを実施する際、テストパターン数を入力ピン数×３
で実施でき非常に少ない数で実現できる。また入力テス
トパターンと出力テストパターンの関係も、入力ピンに
与えた論理値がそのまま全出力ピンに出力されるという
簡単なものでありLSIが持っている機能とは無関係にテ
ストパターンが発生できるためテストパターン作成に必
要な期間も、テスト時の不良解析も容易にできるという
効果がある。
ストを実施する際、テストパターン数を入力ピン数×３
で実施でき非常に少ない数で実現できる。また入力テス
トパターンと出力テストパターンの関係も、入力ピンに
与えた論理値がそのまま全出力ピンに出力されるという
簡単なものでありLSIが持っている機能とは無関係にテ
ストパターンが発生できるためテストパターン作成に必
要な期間も、テスト時の不良解析も容易にできるという
効果がある。
第１図は本発明の一実施例の診断容易化回路を有するLS
Iの回路図、第２図はLSIをプリント基板上へ搭載しイン
サーキットテスタでテストする場合の説明図、第３図か
ら第７図までは本発明の診断容易化回路を有するLSIの
他の実施例を示す回路図である。 １……診断制御ピン,2……入力ピン,3……入力ピンアド
レス選択ピン,4……アドレスデコーダ,5……ANDゲート,
6……ORゲート,7……LSI内部論理,8……ANDゲート,12…
…ANDゲート,14……ORゲート,16……出力外部バッファ
ゲート,17……LSI出力ピン,20……LSI,22……インサー
キットテスタ,25……プリント基板。
Iの回路図、第２図はLSIをプリント基板上へ搭載しイン
サーキットテスタでテストする場合の説明図、第３図か
ら第７図までは本発明の診断容易化回路を有するLSIの
他の実施例を示す回路図である。 １……診断制御ピン,2……入力ピン,3……入力ピンアド
レス選択ピン,4……アドレスデコーダ,5……ANDゲート,
6……ORゲート,7……LSI内部論理,8……ANDゲート,12…
…ANDゲート,14……ORゲート,16……出力外部バッファ
ゲート,17……LSI出力ピン,20……LSI,22……インサー
キットテスタ,25……プリント基板。
Claims (3)
- 【請求項１】信号入力用ピンと信号出力用ピンと外部バ
ッファーゲートと内部論理回路とからなり、前記信号入
力用ピンと前記内部論理回路との間および前記内部論理
回路と前記信号出力用ピンとの間の信号伝達を外部バッ
ファーゲートを介して行なう診断容易化回路を有するLS
Iにおいて、 前記信号入力用ピンは論理信号入力用ピンと制御信号入
力用ピンとからなり、該制御信号入力用ピンは診断制御
信号入力用ピンとアドレス選択制御信号入力用ピンとか
らなり、 前記制御信号入力用ピンに入力された制御信号により前
記内部論理回路の出力信号が当該信号出力用ピンの外部
バッファーゲートに伝達されるのを阻止する阻止回路
と、 前記制御信号により前記論理信号入力用ピンのうち特定
の一からの入力信号を選択し、その入力信号を当該信号
入力用ピンの外部バッファーゲートから前記内部論理回
路を介さず直接前記信号出力用ピンのすべてに当該信号
出力用ピンの外部バッファーゲートを通じて出力する迂
回回路とを設けてなる診断容易化回路を有するLSI。 - 【請求項２】前記阻止回路は、 前記診断制御信号入力用ピンから与えるハイ又はローレ
ベルの診断制御信号と前記内部論理回路からの出力信号
とを入力信号とするAND回路からなる請求項１記載の診
断容易化回路を有するLSI。 - 【請求項３】前記迂回回路は、 前記アドレス選択制御信号入力用ピンから与えるアドレ
ス選択制御信号により特定の一つのアドレスに信号を出
力するアドレスデコーダーと、 当該アドレスデコーダーの出力信号と前記論理信号入力
用ピンから外部バッファーゲートを経て伝達された入力
信号とを入力信号とし論理信号入力用ピンからの入力信
号を選択するANDゲートと、 当該ANDゲートから出力される信号をすべて入力し選択
するORゲートと、当該ORゲートの出力信号と前記診断制
御信号を入力するANDゲートと、 前記信号出力用ピンへ当該信号出力用ピンの外部バッフ
ァーゲートを経て伝達させる当該外部バッファーゲート
のそれぞれに設けられたORゲートとからなり、 前記ORゲートの入力は前記阻止回路の出力信号と、 前記診断制御信号と前記アドレス選択制御信号と前記論
理信号入力用ピンからの入力信号との選択結果とである
請求項１記載の診断容易化回路を有するLSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074325A JP2595029B2 (ja) | 1988-03-30 | 1988-03-30 | 診断容易化回路を有するｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074325A JP2595029B2 (ja) | 1988-03-30 | 1988-03-30 | 診断容易化回路を有するｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248074A JPH01248074A (ja) | 1989-10-03 |
| JP2595029B2 true JP2595029B2 (ja) | 1997-03-26 |
Family
ID=13543847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074325A Expired - Lifetime JP2595029B2 (ja) | 1988-03-30 | 1988-03-30 | 診断容易化回路を有するｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595029B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474977A (ja) * | 1990-07-16 | 1992-03-10 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-03-30 JP JP63074325A patent/JP2595029B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248074A (ja) | 1989-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4703484A (en) | Programmable integrated circuit fault detection apparatus | |
| US5428624A (en) | Fault injection using boundary scan | |
| US5682392A (en) | Method and apparatus for the automatic generation of boundary scan description language files | |
| US4669081A (en) | LSI fault insertion | |
| EP0737337B1 (en) | Apparatus and method for testing integrated circuits | |
| EP2006697B1 (en) | Control apparatus | |
| GB1581863A (en) | Testing a logic system | |
| Robinson | Why 1149.1 (JTAG) really works | |
| US4625310A (en) | Universally testable logic elements and method for structural testing of logic circuits formed of such logic elements | |
| Lubaszewski et al. | On the design of self-checking boundary scannable boards | |
| JP2595029B2 (ja) | 診断容易化回路を有するｌｓｉ | |
| JPH0862294A (ja) | 半導体装置及び半導体装置のテスト方法 | |
| JPH03172779A (ja) | 発振器の縮退故障を特定する方法及び装置 | |
| Park | A new complete diagnosis patterns for wiring interconnects | |
| US6256761B1 (en) | Integrated electronic module with hardware error infeed for checking purposes | |
| US20030149924A1 (en) | Method and apparatus for detecting faults on integrated circuits | |
| De Jong et al. | Boundary scan test, test methodology, and fault modeling | |
| JP2000304829A (ja) | 半導体検査方法 | |
| US6421810B1 (en) | Scalable parallel test bus and testing method | |
| JPH03211481A (ja) | Ｌｓｉテスト回路 | |
| JPH0843494A (ja) | 電子回路 | |
| JP3698015B2 (ja) | モータ制御システムの自己診断方法 | |
| KR100300242B1 (ko) | 내장형 마이크로프로세서 코어를 위한 검사모드 매트릭스 회로및 그 검사 방법 | |
| JPH08136616A (ja) | 混成集積回路 | |
| JPH0526981A (ja) | 半導体集積回路のテスト用回路 |