JPH0474977A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の機能ブロックにより構成される半導体
集積回路に関し、特に、ＬＳＩテスターによる人、出力
バッファの電気的特性のテストを容易に行いうるように
なされた半導体集積回路に関する。

［従来の技術］ 一方で製品の部品数を減らして製品の軽薄短小化を進め
たいとする半導体集積回路のユーザー側の強い要求があ
り、他方でこの要求に応えうる最近の集積化技術の著し
い発達があって、近年、従来複数の半導体集積回路で構
成されていた部品を１個の半導体集積回路で実現させる
傾向が強まっている。

従来、この種の集積回路の開発方法としては今日まで蓄
積してきた資産を有効に生かしかつ開発期間を短縮させ
るために、既に開発された固有の機能を有するレイアウ
トブロックを流用して同一チップ上に機能ブロックとし
て搭載し、各々の機能ブロックを配線パターンで接続す
る方法をとっている。すなわち、第７図に示すように、
固有の機能を有する機能ブロック３０２．３０３を搭載
し、入力端子３０７〜３１３を入力バッファ部３０５内
のインバータ３２２〜３２８を介して各機能ブロックと
接続し、また各機能ブロックを出力バッファ部３０６の
インバータ３３１〜３３６を介して出力端子３１６〜３
２１と接続し、さらに各機能ブロック間を機能ブロック
間配線３３７〜３４０で接続することにより半導体集積
回路３０１を構成していた。同図において、３０４は分
離信号発生回路であって、これは、テスト信号入力端子
３１４．３１５からインバータ３２９．３３０を介して
制御信号を受は取り機能ブロック分離信号３４１．３４
２を発信して各機能ブロックを他の機能ブロックから分
離させる機能を果す回路である。

この集積回路をＬＳＩテスターによってテストする場合
、製品に搭載されている各機能ブロック３０２．３０３
をそれぞれ分離させ、予め機能ブロック毎に用意されて
いるテストパターンを流用して各ブロックのチエツクを
行い、全ブロックの確認がなされた後に各ブロック間の
接続をチエツクする方法がとられている。

また、製品の入力バッファ、出力バッファあるいは入出
力バッファ（以下、これら３種類のバッファを合せて人
、出力バッファと略記する）の電気的特性つまり入力レ
ベル電圧Ｖ　Ｉ　Ｈ／　Ｖ　＋　ｔ、出力レベルＶ　Ｏ
Ｈ／　Ｖ　ｏｔのテストは、前述した個別のテストパタ
ーンもしくは各機能ブロック間の接続をチエツクするテ
ストパターンを用いて実施している。すなわち、Ｖ　Ｉ
　Ｈ／　Ｖ　Ｉｔのテストでは、ＬＳＩテスターにより
半導体集積回路３０１の入力端子３０７〜３１３への製
品の保証している入力レベル電圧を印加し、製品の動作
がテストパターンと一致していれば良品、不一致であれ
ば不良品と判定し、また、Ｖ　ｏｎ／　Ｖ　ＯＬのテス
トでは、前述したテストパターンを走らせ、半導体集積
回路３０１の出力バッファ３３１〜３３６が“１”また
は°゛０”を出力するように設定し、ＬＳＩテスターか
ら前記バッファに電流を流すことにより生ずる電圧上昇
または前記バッファからＬＳＩテスターへ電流を流すこ
とにより生ずる電圧降下をテストする。そして、電圧降
下、電圧上昇が製品の保証している範囲内であれば良品
、範囲外であれば不良品と判定する。

［発明が解決しようとする課題Ｊ 上述した従来の複数の機能ブロックを有する半導体集積
回路においては、人、出力バッファの電気的特性である
入力レベル電圧Ｖ　＋　ｇ／　Ｖ　Ｉ　Ｌ、出力レベル
電圧Ｖ　ＯＨ／　Ｖ　ＯＬをテストする場合以下に示す
欠点がある。

複数の機能ブロックを有する半導体集積回路の場合、一
つの機能ブロックが全ての入力端子、出力端子と接続さ
れていない場合がある０例えば第３図に示した入力端子
３０７〜３０９、出力端子３１６〜３１８は機能ブロッ
ク３０２のみに接続され機能ブロック３０３には接続さ
れていない。

また入力端子３１１〜３１３、出力端子３１９〜３２１
は機能ブロック３０３のみに接続され機能ブロック３０
２には接続されていない。機能ブロックの数が増えると
一つの機能ブロックに対して接続されない端子が増加す
る傾向にある。そのため人、出力バッファを全てテスト
するためには個々の機能ブロックをテストするテストパ
ターンを何本も使用しなければならず、テストが複雑に
なってし才うという欠点があった。

さらに、Ｖ　ＯＨ／　Ｖ　ＯＬをテストする場合は、ま
ず各バッファの状態設定のために各端子毎にテストパタ
ーンをチエツクし、各バッファが１°゛を出力する状態
、“０′°を出力する状態を見つけなければならない、
測定時には状態設定のためにテストパターンをあるパタ
ーン腋で走らせ、必要な箇所で止め、製品のバッファの
電圧上昇、電圧降下を測定する。そのためテスト回数が
非常に多くなり、テストプログラムが長大かつ複雑にな
ってしまうという問題があった。

［課題を解決するための手段］ 本発明の半導体集積回路は、特定の機能を有する機能ブ
ロックを搭載したものであって、機能ブロックと出力バ
ッファとの間にこれらを回路的に遮断するための第１の
回路開閉手段が設けられ、入力バッファと出力バッファ
との間にこれらのバッファを接続するための、第１の回
路開閉手段とは相補的な動作を行う第２の回路開閉手段
が設けられたものである。

［実施例］ 次に、本発明の実施例について、図面を参照して説明す
る。

第１図は、本発明の第１の実施例を示す回路図である。

同図に示されるように、半導体集積回路１０１は機能ブ
ロック１０２．１０３、テスト回路１０４、分離信号発
生回路１０５、入力バッファ部１０６、出力バッファ部
１０７により構成されており、各機能ブロック間は配線
１５２〜１５５によって接続されている。入力端子１０
８〜１１３より入力される各信号は、入力バッファ部１
０６を介して機能ブロック１０２．１０３及びテスト回
路１０４へ伝達される０機能ブロック１０２．１０３よ
り出力される信号は、トランスファゲート１３９〜１４
４を介して出力バッファ部１０７へ伝達され、出力端子
１１７〜１２２から出力される。またクロックドインバ
ータ】３３〜１３８で構成されたテスト回Ｆ＃１１０４
の出力信号も出力バッファ部１０７へ伝達され、出力端
子１１７〜１２２から出力される。テスト信号入力端子
１１６より入力されるテスト信号は、インバータ１３１
を介してインバータ１３２へ入力され、インバータ１３
２の出力はインバータ１４５に入力される。インバータ
１３２の出力によってテスト回路１０４内のクロックド
インバータ１３３〜１３８の０Ｎ１０ＦＦが制御され、
インバータ１４５の出力によってトランスファゲート１
３９〜１４４の０Ｎ１０ＦＦが制御される。つまり機能
ブロック１０２．１０３の出力とテスト回ｉ１０４の出
力のどちらの出力を出力端子より出力するかの選択はテ
スト信号入力端子１１６より入力されるテスト信号によ
り行われる。テスト信号入力端子１１４．１１５から入
力されるテスト信号は入力バッファ部１０６を介して分
離信号発生回路１０５へ入力され、分離信号発生回路か
らは分離信号１５６．１５７が出力される。分離信号１
５６によって機能ブロック１０２が機能ブロック１０３
より切り離され、予め機能ブロック１０２に対して用意
されているテストパターンを使用してテストが出来る状
態に設定される。同様に分離信号１５７によって機能ブ
ロック１０３が機能ブロック１０２より切り離され、予
め機能ブロック１０３に対して用意されているテストパ
ターンを使用してテストが出来る状態に設定される。

次に、本実施例の動作について説明する６通常動作時は
、テスト信号入力端子１１６を“Ｏ”にクランプしてお
きテスト信号として°“０″を入力する。この時インバ
ータ１３１はテスト信号を受けて“１′°を出力し、イ
ンバータ１３２は“′０”を、インバータ１４５は“１
”を出力するため、トランスファゲート１３９〜１４４
はＯＮＬ、テスト回路１０４内のクロックドインバータ
１３３〜１３８の出力はＯＦＦされる。よって機能ブロ
ック１０２．１０３の出力が出力端子１１７〜１２２へ
出力され、テスト回路１０４の出力は出力端子からは出
力されない。

入力バッファ部１０６、出力バッファ部１０７のテスト
実行時には、テスト信号入力端子１１６よりテスト信号
として°゛１”を入力する。この時インバータ１３１は
テスト信号を受けて°゛Ｏ″を出力し、インバータ１３
２は“１”、インバータ１４５は“Ｏ”を出力するため
、トランスファゲート１３９〜１４４は０ＦＦＬ、テス
ト回路】０４内のクロックドインバータ１３３〜１３８
がＯＮする。よって機能ブロック１０２．１０３の出力
は出力バッファ部１０７へは伝達されず、入力端子１０
８〜１１３より入力された信号は入力バッファ部１０６
、テスト回路１０４内のクロックドインバータ１３３〜
１３８を介して出力バッファ部１０７へ伝達されて出力
端子１１７〜１２２へ出力される。したがって、入力端
子と出力端子は入カバッファ部１０６内のインバーター
段、テスト回路１０４内のクロックドインバーター段と
出力バッファ部１０７内のインバーター段の合計３段の
インバータで接続されたことになる。

このようにテスト信号入力端子１１６にテスト信号“１
”を入力することによりテスト状態に設定し、ＬＳＩテ
スターより入力端子１０８〜１１３へ、製品の保証して
いる“１”または°′０”の入力レベル電圧を印加して
テストを行う、この時のテストパターンを第２図に示す
、このようなテストパターンにより入力端子１０８〜１
１３の入力レベルを一度にテストすることがきる。また
、このテストパターンを使用すれば、１パターン目で全
ての出力端子が“１″に設定され、２パターン目で全て
の出力端子が“０”に設定される。そのため、第２図に
示すテストパターンを１パターン！で走らせてから止め
て半導体集積回路１０１の出力バッファからＬＳＩテス
ターへ電流を引くことにより出力端子１１７〜１２２の
Ｖ□Ｈを、２パターンまで走らせてから止めてＬＳＩテ
スターから前記出力バッファへ電流を流し込むことによ
って出力端子１１７〜１２２のＶＯＬを簡単にテストで
きる。このような非常に短い簡単なテストパターンで、
しかも簡単に人、出力バッファの人、出力レベルをテス
トすることが可能となる。

第３図は、本発明の第２の実施例を示す回路図である。

同図に示されるように、半導体集積回路２０１は機能ブ
ロック２０２．２０３、テスト回路２０４、分離信号発
生回路２０５、入出力バッファ部２０６、出力バッファ
部２０７より構成されており、各機能ブロック間は配線
２７３〜２７６によって接続されている。入力端子２０
８〜２１０、入出力端子２１１〜２１３より入力される
各信号は人出力バッファ部２６０の入力バッファ（イン
バータ２２２〜２２７）を介して機能ブロック２０２．
２０３およびテスト回路２０４へ伝達される０機能ブロ
ック２０２．２０３より出力される信号はトランスファ
ゲート２５２〜２５８を介して出力バッファ部２０７お
よび入出力バッファ部の出力バッファ（インバータ２６
９〜２７２、クロックドインバータ２２８〜２３０）へ
伝達され、各出力バッファの出力は出力端子２１８〜２
２１、入出力端子２１１〜２１３から出力される。また
、ＮＡＮＤゲート２３７〜２４３、クロックドインバー
タ２４４〜２５０で構成されたテスト回路２０４の出力
信号も出力バッファ部２０７、入出力バッファ部２０６
へ伝達され、出力端子２１８〜２２１、入出力端子２１
１〜２１３から出力される。テスト回路２０４における
ＮＡＮＤゲート２３７〜２４３はいずれも２人力ＮＡＮ
Ｄゲートであって、各インバータからの出力線との交点
における黒丸が当該インバータの出力がそのＮＡＮＤゲ
ートに入力されていることを示している。テスト信号入
力端子２１４より入力されるテスト信号は、インバータ
２３１．２３５を介してインバータ２５９へ入力され、
インバータ２５９の出力がインバータ２５１に入力され
る。インバータ２５１の出力によってテスト回路２０４
内のクロックドインバータ２４４〜２５０の０Ｎ１０Ｆ
Ｆが制御され、インバータ２５９の出力によってトラン
スファゲート２５２〜２５８の０Ｎ１０ＦＦが制御され
る。つまり機能ブロック２０２．２０３の出力とテスト
回路２０４の出力のどちらの出力を出力端子、入出力端
子より出力するかの選択はテスト信号入力端子２１４よ
り入力されるテスト信号により行われる。

テスト信号入力端子２１５より入力されるテスト信号は
、インバータ２３２に入力され、インバータ２３２の出
力はインバータ２３６に入力される０機能ブロック２０
３より出力される入出力切り換え信号２７９〜２８１は
、インバータ２３５の出力信号を一方の入力とするＮＯ
Ｒゲート２６０〜２６２へ入力される。ＮＯＲゲート２
６０〜２６２の出力信号はインバータ２３６の出力信号
を一方の入力とするＮＯＲゲート２６３〜２６５へ入力
される。ＮＯＲゲート２６３〜２６５の出力信号（入出
力切り換え信号２８２ａ〜２８４ａ）はインバータ２６
６〜２６８を介してクロックドインバータ２２８〜２３
０の０Ｎ１０ＦＦを制御し、入出力端子２１１〜２１３
の入力と出力の状態を切り換える。

テスト信号入力端子２１６．２１７から入力されるテス
ト信号は、入出力バッファ部２０６内のインバータ２３
３．２３４を介して分離信号発生回路２０５へ入力され
、該回路からは分離信号２７７．２７８が出力される０
分離信号２７７によって機能ブロック２０２が機能ブロ
ック２０３より切り離され、予め機能ブロック２０２に
対して用意されているテストパターンを使用してテスト
が出来る状態に設定される。同様に分離信号２７８によ
って機能ブロック２０３が機能ブロック２０２より切り
離され、予め機能ブロック２０３に対して用意されてい
るテストパターンを使用してテストが出来る状態に設定
される。

次に、本実施例の動作について説明する。通常動作時は
、テスト信号入力端子２１４．２１５を“０”にクラン
プしておきテスト信号として“０パを入力する。この時
インバータ２３１．２３２はテスト信号を受けて′″１
”を出力し、その出力を受けてインバータ２３５．２３
６は“Ｏ°′を出力する。インバータ２３５の出力が“
′０”であることよりインバータ２５っは“１”を出力
するためトランスファゲート２５２〜２５８はＯＮＬ、
インバータ２５１が“０”を出力するためテスト回路２
０４内のクロックドインバータ２４４〜２５０の出力は
ＯＦＦされる。よって、機能ブロック２０２．２０３の
出力が出力端子２１８〜２２１、入出力端子２１１〜２
１３へ出力され、テスト回路２０４の出力は出力端子２
１８〜２２１、入出力端子２１１〜２１３へは出力され
ない。またインバータ２３５．２３６の出力が“０”で
あることよりＮＯＲゲート２６０〜２６２の出力は入出
力切り換え信号２７９〜２８１によって決定され、ＮＯ
Ｒゲート２６３〜２６５の出力はＮ。

Ｒゲート２６０〜２６２の出力信号によって決定される
。よって入出力端子２１１〜２１３の入力と出力の切り
換えは入出力切り換え信号２７９〜２８１によって制御
され、テスト信号からは影響を受けない。

人出力バッファ部２０６、出力バッファ部２０７のテス
ト実行時は、テスト信号入力端子２１４よりテスト信号
として“１”を入力する。この時インバータ２３１はテ
スト信号を受けて“０°゛を出力し、インバータ２３５
は“１”を出力する。

またインバータ２３５の出力を受けてインバータ２５９
はＯ′°を、インバータ２５９の出力を受けたインバー
タ２５１は１°′を出力するためトランスファゲート２
５２〜２５８は０ＦＦＬ、テスト回路２０４内のクロッ
クドインバータ２４４〜２５０がＯＮする。よって、機
能ブロック２０２．２０３の出力は出力バッファ部２０
７、人出カバッファ部２０６へは伝達されず、入力端子
２０８〜２１０、入出力端子２１１〜２１３より入力さ
れた信号は人出力バッファ部２６０、テスト回路２０４
を介して出力バッファ部２０７、入出力バッファ部２０
６へ伝達されて出力端子２１８〜２２１、入出力端子２
１１〜２１３へ出力される。その結果、入力端子と出力
端子は、入出力バッファ部２０６内のインバーター段、
テスト回路２０４内のＮＡＮＤゲート−段、クロックド
インバーター段、出力バッファ部２０７内のインバータ
もしくは人出力バッファ部２０６内のクロックドインバ
ーター段の合計４段の論理回路で接続されなことになる
。

テスト信号入力端子２１４に“１″が入力されるとＮＯ
Ｒゲート２６０〜２６２の出力は“０”となる、このと
き、テスト信号入力端子２１５へ“０”を入力すると入
出力切り換え信号２８２ａ〜２８４ａが“１′°となっ
て、クロックドインバータ２２８〜２３０は０ＦＦＬ、
また、テスト信号入力端子２１５へ“１”を入力すると
、入出力切り換え信号２８２ａ〜２８４ａが０″となっ
て、クロックドインバータ２２８〜２３０はＯＮする。

すなわち、テスト時において、入出力端子２１１〜２１
３の端子状態は、テスト信号入力端子２１５への信号に
より決定される。

このようにテスト入力端子２１４にテスト入力信号゛°
１”を、またテスト入力端子２１５に“０”または“１
パを入力することにより、テスト状態に設定し、ＬＳＩ
テスターより入力端子２０８〜２１３へ、製品の保証し
ている１”または“０”の入力レベル電圧を印加してテ
ストを行う。

このときのテストパターンを第４図に示す、このテスト
パターンにより入力端子２０８〜２１０、入出力端子２
１１〜２１３の入力レベルを一度でテストすることがき
る。またこのテストパターンを使用すれば９パターン目
で全ての出力端子が“０”に設定され、１６パターン目
で全ての出力端子が“１”に設定される。そのため、第
４図に示すテストパターンを９パターン目まで走らせて
から止めて、ＬＳＩテスターから半導体集積回路２０１
の出力バッファへ電流を流し込むことにより出力端子２
１８〜２２１、入出力端子２１１〜２１３のＶＯＬを、
１６パターンまで走らせてから止めて、前記出力バッフ
ァからＬＳＩテスターへ電流を引き込むことによって出
力端子２１８〜２２１、入出力端子２１１〜２１３のＶ
。Ｈを簡単にテストすることができる０本実施例によれ
ば、このような非常に短い簡岸なテストパターンで、し
かも簡単に人、出力バッファの人、出力レベルをテスト
することが可能となる。

第５図は、本発明の第３の実施例を示す回路図である。

同図において、第３図の実施例と共通する部分には同一
の参照番号が付されているので重複する説明は省略する
。本実施例の第３図の実施例と相違する点は、テスト回
路２０４ａにおいてＮＡＮＤゲート２３７〜２４３が除
去され代りにトランスファゲート２８５〜２９０、イン
バータ２９１〜２９７が用いられている点である。第５
図において、配線は省略されているが、トランスファゲ
ート２８５〜２８７は、それぞれ入出力切り換え信号２
８２〜２８４によって制御され、トランスファゲート２
８８〜２９０は、それぞれ入出力切り換え信号２８２ａ
〜２８４ａによって制御されている。従って、入出力端
子２１１〜２１３が入力端子として用いられているとき
には、トランスファゲート２８５〜２８７がＯＦＦ、ト
ランスファゲート２８８〜２９０がＯＮとなり、入出力
端子２１１〜２１３が出力端子として用いられるきには
トランスファゲート２８５〜２８７がＯＮ、トランスフ
ァゲート２８８〜２９０がＯＦＦとなる０本実施例に対
するテストパターン例を第６図に示す。

［発明の効果コ 以上説明したように、本発明は、半導体集積回路内に入
力端子と出力端子を簡単な論理回路で接続させるテスト
回路を持たせたことにより、ＬＳＩテスターによって人
、出力バッファの電気的特性である入力レベル電圧Ｖ　
Ｉ）ｌ／　Ｖ　ＩＬ、出力レベル電圧Ｖ　Ｏ）Ｉ／　Ｖ
　ｏｔをテストする時に、従来のように全ての人出力バ
ッファの特性をテストするために何本ものテストパター
ンを流す必要がなくなり、また■。Ｈ／ＶＯＬのテスト
時に何回もテストパターンを止めてその都度出力レベル
を測定する必要もなくなった。したがって、本発明によ
り、テスト方法が簡単になりテスト回数が減り、テスト
時間が短縮されるため、製品製造上極めて大きな効果が
得られる。

さらに、本発明では、非常に簡単なテストパターンを使
用するだけで入、出力レベルがテストできるために、従
来のようにテストパターンに問題があって、人、出力レ
ベルの測定が出来なかったり、不安定であったりした時
に要していたテストパターンの解析の時間も必要なくな
り、効率的なテストが出来るようになる。

【図面の簡単な説明】

第１図、第３図、第５図は、それぞれ、本発明の実施例
を示す回路図、第２図、第４図、第６図は、それぞれ、
第１図、第３図、第５図の実施例に対して使用されるテ
ストパターンを示す図、第７図は、従来例の回路図であ
る。 １０１．２０１．３０１・・・半導体集積回路、１０２
．１０３．２０２．２０３．３０２．３０３・・・機能
ブロック、　　１０４．２０４．２０４ａ・・・テスト
回路、　　　１０５．２０５．３０４・・・分離信号発
生回路、　　１０６．３０５・・・入力バッファ部、　
　２０６・・・人出力バッファ部、１０７．２０７．３
０６・・・出力バッファ部、１０８〜１１３．２０８〜
２１０．３０７〜３１３・・・入力端子、　　１１４〜
１１６．２１４〜２１７．３１４．３１５・・・テスト
信号入力端子、１１７〜１２２，２１８〜２２１．３１
６〜３２１・・・出力端子、　２１１〜２１３・・・入
出力端子、１２３〜１３２．１４５〜１５１．２２２〜
２２７．２３１〜２３６．２５１．２５９．２６６〜２
７２．２９１〜２９７．３２２〜３３６・・・インバー
タ、　　　１３３〜１３８．２２８〜２３０゜２４４〜
２５０・・・クロックドインバータ、　　　１３９〜１
４４．２５２〜２５８．２８５〜２９０・・・トランス
ファゲート、　　　２３７〜２４３・・・ＮＡＮＤゲー
ト、　　　２６０〜２６５・・・ＮＯＲゲート、　　　
１５２〜１５５．２７３〜２７６．３３７〜３４０・・
・機能ブロック間配線、　　　１５６．１５７．２７７
．２７８．３４１．３４２・・・機能ブロック分離信号
、　　　２７９〜２８４．２８２ａ〜２８４ａ・・・入
出力切り換え信号。

Claims (1)

1. 【特許請求の範囲】 　所望の機能を有する機能ブロックと、 該機能ブロックの前段に接続される入力バッファと、 前記機能ブロックの後段に接続される出力バッファと、 前記機能ブロックと前記出力バッファとの間を遮断する
   ために両者間に接続された第１の回路開閉手段と、 前記入力バッファを前記出力バッファと接続するために
   両者間に接続された、前記第１の回路開閉手段とは相補
   的に動作する第２の回路開閉手段と、 を具備する半導体集積回路。