JPH01111365A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01111365A JPH01111365A JP62269552A JP26955287A JPH01111365A JP H01111365 A JPH01111365 A JP H01111365A JP 62269552 A JP62269552 A JP 62269552A JP 26955287 A JP26955287 A JP 26955287A JP H01111365 A JPH01111365 A JP H01111365A
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- signal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000872 buffer Substances 0.000 claims abstract description 56
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に関し、特に、直流特性チエツ
クに要する時間を短縮可能の半導体集積回路に関する。
クに要する時間を短縮可能の半導体集積回路に関する。
［従来の技術］
半導体集積回路の直流特性のチエツクは入出力端子の電
圧及びそれを通過する電流を直流的に測定して行う。従
来の半導体集積回路についてその直流特性をチエツクす
る場合には、ファンクションチエツク用のテストパター
ンを使用して所定の入出力端子の電圧又は電流を測定す
る。例えば、入力電圧マージンをチエツクする場合、入
力端子にファンクションチエツク用のテストパターンを
入力する。この場合に、テストパターンの入力電圧とし
て通常の動作時に入力する電圧（例えば、ローレベルが
Ｏｖ、ハイレベルが５Ｖ）に対し、雑音が混入した場合
を考慮した電圧（例えば、ローレベルが２■、ハイレベ
ルが３Ｖ）を印加する。
圧及びそれを通過する電流を直流的に測定して行う。従
来の半導体集積回路についてその直流特性をチエツクす
る場合には、ファンクションチエツク用のテストパター
ンを使用して所定の入出力端子の電圧又は電流を測定す
る。例えば、入力電圧マージンをチエツクする場合、入
力端子にファンクションチエツク用のテストパターンを
入力する。この場合に、テストパターンの入力電圧とし
て通常の動作時に入力する電圧（例えば、ローレベルが
Ｏｖ、ハイレベルが５Ｖ）に対し、雑音が混入した場合
を考慮した電圧（例えば、ローレベルが２■、ハイレベ
ルが３Ｖ）を印加する。
入力端子に直接関係している素子は、このような電圧が
印加された場合にも正常に動作することが保証されるべ
きであり、従って、入力端子にこの電圧を印加した場合
に出力端子から所定の出力が得られるか否かにより、こ
の素子の入力電圧マージンの良否をチエツクする。
印加された場合にも正常に動作することが保証されるべ
きであり、従って、入力端子にこの電圧を印加した場合
に出力端子から所定の出力が得られるか否かにより、こ
の素子の入力電圧マージンの良否をチエツクする。
出力電流特性をチエツクする場合には、入力端子にテス
トパターンを印加して測定しようとする端子がテストパ
ターンに基き所定のレベルとなったときに、その端子の
出力電流を測定する。
トパターンを印加して測定しようとする端子がテストパ
ターンに基き所定のレベルとなったときに、その端子の
出力電流を測定する。
［発明が解決しようとする問題点コ
しかしながら、従来の半導体集積回路においては、直流
特性のチエツクの場合に入力端子から入力されたテスト
パターンは内部回路を経由して出力端子から出力される
。ところが、このような直流特性のチエツクにより内部
回路の異常を推定するということはできず、直流特性に
よって判断することができるのは入出力端子に直接関係
する素子の良否のみである。このように、内部回路の異
常を検出することができないにも拘らず、内部回路があ
るために、直流特性をチエツク、する際に、所定の出力
を得るための入力条件の設定が複雑になる。
特性のチエツクの場合に入力端子から入力されたテスト
パターンは内部回路を経由して出力端子から出力される
。ところが、このような直流特性のチエツクにより内部
回路の異常を推定するということはできず、直流特性に
よって判断することができるのは入出力端子に直接関係
する素子の良否のみである。このように、内部回路の異
常を検出することができないにも拘らず、内部回路があ
るために、直流特性をチエツク、する際に、所定の出力
を得るための入力条件の設定が複雑になる。
例えば、入力電圧マージンをチエツクする場合には、入
力端子にテストパターンを印加して出力端子から所定の
出力がなされた場合の入力電圧を測定するが、入力信号
を変化させても内部回路の論理によっては出力が変化し
ない場合がある。従って、所定の出力を得るためには、
相当数のテストパターンを使用する必要がある。
力端子にテストパターンを印加して出力端子から所定の
出力がなされた場合の入力電圧を測定するが、入力信号
を変化させても内部回路の論理によっては出力が変化し
ない場合がある。従って、所定の出力を得るためには、
相当数のテストパターンを使用する必要がある。
また、当然のことながら、テスト開始後の早い時期に全
入力端子において信号レベルが変化するようにテストパ
ターンが設定されているわけではない。従って、入力電
圧マージンチエツクにおいては、全てのテストパターン
を使用する必要がある。このテストパターンとしては通
常、数百パターンのものが使用されるので、テストには
長時間が消費される。
入力端子において信号レベルが変化するようにテストパ
ターンが設定されているわけではない。従って、入力電
圧マージンチエツクにおいては、全てのテストパターン
を使用する必要がある。このテストパターンとしては通
常、数百パターンのものが使用されるので、テストには
長時間が消費される。
また、出力電流特性のチエツクにおいても、測定する出
力端子が所定の出力レベルとなるまでテストパターンを
走らせる。このため、半導体集積回路の機能にもよるが
、論理深度が深い場合には、各出力端子毎に相当数のパ
ターンを使用する必要がある。しかも、出力のパターン
が変化した瞬間には、半導体集積回路の出力電圧が安定
していないので、変化の直後の電流値によって出力電流
特性をチエツクすることはできない。このため、状態が
安定するまでの数十ミリ秒の待ち時間の後に電流を測定
する。同一のテストパターンにより一複数個の出力端子
を測定することができない場合のテスト時間は、出力端
子毎に必要なテストパターン走行時間及び測定待ち時間
（数十ミリ秒）に出力端子数を乗じたものとなる。半導
体集積回路は通常出力端子としては数百の端子を有する
ので、そのテスト時間は長大なものとなる。
力端子が所定の出力レベルとなるまでテストパターンを
走らせる。このため、半導体集積回路の機能にもよるが
、論理深度が深い場合には、各出力端子毎に相当数のパ
ターンを使用する必要がある。しかも、出力のパターン
が変化した瞬間には、半導体集積回路の出力電圧が安定
していないので、変化の直後の電流値によって出力電流
特性をチエツクすることはできない。このため、状態が
安定するまでの数十ミリ秒の待ち時間の後に電流を測定
する。同一のテストパターンにより一複数個の出力端子
を測定することができない場合のテスト時間は、出力端
子毎に必要なテストパターン走行時間及び測定待ち時間
（数十ミリ秒）に出力端子数を乗じたものとなる。半導
体集積回路は通常出力端子としては数百の端子を有する
ので、そのテスト時間は長大なものとなる。
このように、従来の半導体集積回路においては、その直
流特性のチエツクには長時間を必要とするという問題点
がある。
流特性のチエツクには長時間を必要とするという問題点
がある。
本発明はかかる問題点に鑑みてなされたものであって、
その直流特性を短時間に測定可能の半導体集積回路を提
供することを目的とする。
その直流特性を短時間に測定可能の半導体集積回路を提
供することを目的とする。
［問題点を解決するための手段］
本発明に係る半導体集積回路は、複数の入力端子及び出
力端子と、論理回路により構成される内部回路と、前記
複数の入力端子と内部回路との間に夫々直列に接続され
る複数の入力バッファと、前記複数の出力端子と内部回
路との間に夫々直列に接続される複数の出力バッファと
、を有する半導体集積回路において、テスト端子と、こ
のテスト端子にテスト信号が入力された場合に前記入力
バッファの出力端と前記出力バッファの入力端とを導通
させて前記入力端子に入力された入力信号を前記内部回
路を経ることなく前記出力バッファを介して前記出力端
子に出力させる選択手段と、を有することを特徴とする
。
力端子と、論理回路により構成される内部回路と、前記
複数の入力端子と内部回路との間に夫々直列に接続され
る複数の入力バッファと、前記複数の出力端子と内部回
路との間に夫々直列に接続される複数の出力バッファと
、を有する半導体集積回路において、テスト端子と、こ
のテスト端子にテスト信号が入力された場合に前記入力
バッファの出力端と前記出力バッファの入力端とを導通
させて前記入力端子に入力された入力信号を前記内部回
路を経ることなく前記出力バッファを介して前記出力端
子に出力させる選択手段と、を有することを特徴とする
。
［作用］
本発明においては、テスト端子に、例えば、ハイレベル
の信号を入力すると、選択手段は、入力端子及び入力バ
ッファを介して入力される入力信号を内部回路を介する
ことなく出力バッファを介して出力端子に出力させる。
の信号を入力すると、選択手段は、入力端子及び入力バ
ッファを介して入力される入力信号を内部回路を介する
ことなく出力バッファを介して出力端子に出力させる。
これにより、入力信号の変化は出力端子にそのまま出力
されるので、半導体集積回路の直流特性のチエツクにお
いて、出力端子が所定の出力を得るためには、入力端子
に印加する入カバターンを数パターン変化させればよい
。
されるので、半導体集積回路の直流特性のチエツクにお
いて、出力端子が所定の出力を得るためには、入力端子
に印加する入カバターンを数パターン変化させればよい
。
［実施例］
以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係る半導体集
積回路を示す回路図である。入力端子１と内部回路２５
との間には入力バッファ１７及びトランスミッションゲ
ート（以下、ＴＧという）７が直列接続されている。内
部回路２５と出力端子３との間にはＴＧ１２及び出力バ
ッファ１９が直列に接続されている。入力バッファ１７
とＴＧ７との接続点と、ＴＧ１２と出力バッファ１９と
の接続点との間にＴＧ８．１１が直列接続されている。
明する。第１図は本発明の第１の実施例に係る半導体集
積回路を示す回路図である。入力端子１と内部回路２５
との間には入力バッファ１７及びトランスミッションゲ
ート（以下、ＴＧという）７が直列接続されている。内
部回路２５と出力端子３との間にはＴＧ１２及び出力バ
ッファ１９が直列に接続されている。入力バッファ１７
とＴＧ７との接続点と、ＴＧ１２と出力バッファ１９と
の接続点との間にＴＧ８．１１が直列接続されている。
ＴＧ７，８，１１．１２はいずれもＰＭＯ３）ランジス
タ及びＮＭＯ３）ランジスタの並列接続体により構成さ
れており、ＴＧ７．２２のＰＭＯＳトランジスタのゲー
ト及びＴＧ８．１１のＮＭＯＳトランジスタのゲートに
は、テスト端子５から入力され、入力バッファ２１．２
２を介して出力される信号Ｔが入力される。一方、ＴＧ
７，１２のＮＭｏ５トランジスタ及びＴＧ８．１２のＰ
ＭＯ９）ランジスタのゲートには、テスト端子５から入
力され、入力バッファ２１により反転される信号Ｔが入
力される。ＴＧ７．１２は信号Ｔがローレベル（以下、
“Ｌ°゛という）の場合に導通し、ハイレベル（以下、
° “Ｈ′という）の場合には導通を遮断する。逆に、
ＴＧ８．１１は信号Ｔが“Ｈ”の場合に導通し、′Ｌ°
゛の場合には導通を遮断する。このＴＧ７．８によりセ
レクタ回路２６が構成され、ＴＧＩＩ、１２によりセレ
クタ回路２８が構成される。
タ及びＮＭＯ３）ランジスタの並列接続体により構成さ
れており、ＴＧ７．２２のＰＭＯＳトランジスタのゲー
ト及びＴＧ８．１１のＮＭＯＳトランジスタのゲートに
は、テスト端子５から入力され、入力バッファ２１．２
２を介して出力される信号Ｔが入力される。一方、ＴＧ
７，１２のＮＭｏ５トランジスタ及びＴＧ８．１２のＰ
ＭＯ９）ランジスタのゲートには、テスト端子５から入
力され、入力バッファ２１により反転される信号Ｔが入
力される。ＴＧ７．１２は信号Ｔがローレベル（以下、
“Ｌ°゛という）の場合に導通し、ハイレベル（以下、
° “Ｈ′という）の場合には導通を遮断する。逆に、
ＴＧ８．１１は信号Ｔが“Ｈ”の場合に導通し、′Ｌ°
゛の場合には導通を遮断する。このＴＧ７．８によりセ
レクタ回路２６が構成され、ＴＧＩＩ、１２によりセレ
クタ回路２８が構成される。
次に、このように構成された半導体集積回路の動作につ
いて説明する。いま、テスト端子５に“Ｌ”信号を加え
ると、ＴＧ７及びＴＧ１２は導通状態、ＴＧ８及びＴＧ
ＩＩは非導通状態となる。
いて説明する。いま、テスト端子５に“Ｌ”信号を加え
ると、ＴＧ７及びＴＧ１２は導通状態、ＴＧ８及びＴＧ
ＩＩは非導通状態となる。
従って、入力端子１に印加される信号は、入力バッファ
１７及びＴＧ７を介して内部回路２５に入力され、内部
回路２５の出力はＴＧ１２及び出力バッファ１９を介し
て出力端子３に出力される。
１７及びＴＧ７を介して内部回路２５に入力され、内部
回路２５の出力はＴＧ１２及び出力バッファ１９を介し
て出力端子３に出力される。
これは、通常の動作と同様であるので、入力端子１にテ
ストパターンを入力することにより、ファンクションテ
スト及び直流特性チエツク等が可能である。
ストパターンを入力することにより、ファンクションテ
スト及び直流特性チエツク等が可能である。
次に、テスト端子５を“Ｈ”にすると、ＴＧ８゜１１は
導通し、ＴＧ７，１２は導通を遮断する。
導通し、ＴＧ７，１２は導通を遮断する。
このため、入力端子１に入力される信号は入力バッファ
１７．ＴＧ８．ＴＧＩ １及び出力バッファ１９を介し
て出力端子３に出力される。従って、この場合において
も、入力信号は入力バッファ１７及び出力バッファ １
９を通過するので入出力の状態をチエツクする直流特性
のチエツクは可能である。例えば、入力バッファ１７の
入力電圧マージンのチエツクは、入力端子１に雑音の混
入を考慮した電圧（例えば、通常使用時に“Ｌ”がＯＶ
、“Ｈ゛が５ｖである場合、例えば、“Ｌ”を２ｖ“Ｈ
″を３ｖ等の電圧とする）を印加し、出力端子３から所
定の出力電圧が得られるか否かにより判断すればよい０
本実施例においては、入力信号は内部回路を通過せずに
出力端子３に出力されるので、入力信号の“Ｌ ＩＩ、
ＨＩＩが変化すると、これに対応して出力信号の“Ｌ゛
′、“Ｈ”も変化する。このため、入力端子１に印加す
る電圧を、例えば、２■→３Ｖ→２■のように数パター
ン変化させて、出力端子３がこれに対応して、例えば、
０■→５ｖ→０■と変化するか否かにより入力電圧マー
ジンをチエツクすればよい。このように、入力電圧を数
パターン変化させれば入力電圧マージンをチエツクする
ことができ、テスト時間の大幅な短縮が可能である。
１７．ＴＧ８．ＴＧＩ １及び出力バッファ１９を介し
て出力端子３に出力される。従って、この場合において
も、入力信号は入力バッファ１７及び出力バッファ １
９を通過するので入出力の状態をチエツクする直流特性
のチエツクは可能である。例えば、入力バッファ１７の
入力電圧マージンのチエツクは、入力端子１に雑音の混
入を考慮した電圧（例えば、通常使用時に“Ｌ”がＯＶ
、“Ｈ゛が５ｖである場合、例えば、“Ｌ”を２ｖ“Ｈ
″を３ｖ等の電圧とする）を印加し、出力端子３から所
定の出力電圧が得られるか否かにより判断すればよい０
本実施例においては、入力信号は内部回路を通過せずに
出力端子３に出力されるので、入力信号の“Ｌ ＩＩ、
ＨＩＩが変化すると、これに対応して出力信号の“Ｌ゛
′、“Ｈ”も変化する。このため、入力端子１に印加す
る電圧を、例えば、２■→３Ｖ→２■のように数パター
ン変化させて、出力端子３がこれに対応して、例えば、
０■→５ｖ→０■と変化するか否かにより入力電圧マー
ジンをチエツクすればよい。このように、入力電圧を数
パターン変化させれば入力電圧マージンをチエツクする
ことができ、テスト時間の大幅な短縮が可能である。
同様にして°、出力バッファ１９の出力電流特性及び出
力電圧特性のチエツクにおいても、入力信号の変化に対
応して出力信号は変化するので、入力端子１への信号を
数パターン変化させれば、出力電流特性及び出力電圧特
性をチエツクすることができる。従って、短時間に出力
電流特性及び出力電圧特性をチエツクすることができる
。
力電圧特性のチエツクにおいても、入力信号の変化に対
応して出力信号は変化するので、入力端子１への信号を
数パターン変化させれば、出力電流特性及び出力電圧特
性をチエツクすることができる。従って、短時間に出力
電流特性及び出力電圧特性をチエツクすることができる
。
第２図は本発明の第２の実施例に係る半導体集積回路を
示す回路図である。第２図において第１図と同一物には
同一符号を付して説明を省略する。
示す回路図である。第２図において第１図と同一物には
同一符号を付して説明を省略する。
本実施例は入力端子数が出力端子数より多い場合の例で
ある。入力端子１と内部回路２５との間に入力バッファ
１７及びＴＧ７が直列に接続されており、また、入力端
子２と内部回路２５との間には入力バッファ１８及びＴ
Ｇ９が直列に接続されている。更に、内部回路２５と出
力端子３との間にＴＧ１２及び出力バッファ１つが直列
接続されている。入力バッファ１７とＴＧ７どの接続点
と、ＴＧ１２と出力バッファ１９との接続点との間には
ＴＧ８，１５．１１が直列に接続されており、大力バッ
ファ１８とＴＧ９との接続点と、ＴＧＩ２と出力バッフ
ァ１９との接続点との間にはＴＧｌｏ、１６．１１が直
列に接続されている。ＴＧ７乃至１２及びＴＧ１５，１
６はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
並列接続体により構成され、ＴＧ７，９．１２のＰＭＯ
Ｓトランジスタのゲートには、テスト端子５．に入力さ
れた信号Ｔが入力バッファ２１．２２を介して入力され
、ＴＧ７，９．１２のＮＭＯＳトランジスタのゲートに
は、テスト端子５に入力された信号Ｔが入力バッファ２
１により反転されて信号Ｔとなって入力される。また、
ＴＧ８，１０．１１のＮＭＯ３）ランジスタのゲートに
は、テスト端子５に入力された信号Ｔが入力バッファ２
１．２２を介して入力され、ＴＧ８，１０．１１のＰＭ
ＯＳトランジスタのゲートには、テスト端子５から入力
され、入力バッファ２１により反転された信号Ｔが入力
される。そして、テスト端子６に入力された後、入力バ
ッファ２３．２４を経た信号Ｔ１はＴＧ１５のＰＭＯ３
）ランジスタのゲート及びＴＧ１６のＮＭＯＳトランジ
スタのゲートに入力され、また、テスト端子６に入力さ
れた後、入力バッファ２３により反転された信号Ｔ１は
ＴＧＩ５のＮＭＯＳトランジスタのゲート及びＴＧ１６
のＰＭＯＳトランジスタのゲートに入力される。
ある。入力端子１と内部回路２５との間に入力バッファ
１７及びＴＧ７が直列に接続されており、また、入力端
子２と内部回路２５との間には入力バッファ１８及びＴ
Ｇ９が直列に接続されている。更に、内部回路２５と出
力端子３との間にＴＧ１２及び出力バッファ１つが直列
接続されている。入力バッファ１７とＴＧ７どの接続点
と、ＴＧ１２と出力バッファ１９との接続点との間には
ＴＧ８，１５．１１が直列に接続されており、大力バッ
ファ１８とＴＧ９との接続点と、ＴＧＩ２と出力バッフ
ァ１９との接続点との間にはＴＧｌｏ、１６．１１が直
列に接続されている。ＴＧ７乃至１２及びＴＧ１５，１
６はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
並列接続体により構成され、ＴＧ７，９．１２のＰＭＯ
Ｓトランジスタのゲートには、テスト端子５．に入力さ
れた信号Ｔが入力バッファ２１．２２を介して入力され
、ＴＧ７，９．１２のＮＭＯＳトランジスタのゲートに
は、テスト端子５に入力された信号Ｔが入力バッファ２
１により反転されて信号Ｔとなって入力される。また、
ＴＧ８，１０．１１のＮＭＯ３）ランジスタのゲートに
は、テスト端子５に入力された信号Ｔが入力バッファ２
１．２２を介して入力され、ＴＧ８，１０．１１のＰＭ
ＯＳトランジスタのゲートには、テスト端子５から入力
され、入力バッファ２１により反転された信号Ｔが入力
される。そして、テスト端子６に入力された後、入力バ
ッファ２３．２４を経た信号Ｔ１はＴＧ１５のＰＭＯ３
）ランジスタのゲート及びＴＧ１６のＮＭＯＳトランジ
スタのゲートに入力され、また、テスト端子６に入力さ
れた後、入力バッファ２３により反転された信号Ｔ１は
ＴＧＩ５のＮＭＯＳトランジスタのゲート及びＴＧ１６
のＰＭＯＳトランジスタのゲートに入力される。
テスト端子５が゛Ｌ″の場合には、ＴＧ７．９゜１２は
導通し、ＴＧ８，１０．１１は導通を遮断する。テスト
端子５が“Ｈ”の場合には、ＴＧ８゜１０．１１は導通
し、ＴＧ７，９．１２は導通を遮断する。テスト端子６
が′″Ｌ １１の場合には、ＴＧ１５は導通し、ＴＧ１
６は導通を遮断する。テスト端子６がＨ”の場合には、
ＴＧ１６は導通し、ＴＧ１５は導通を遮断する。ＴＧ７
，８、ＴＧ９，１０、ＴＧＩＩ、１２及びＴＧ１５．１
６により夫々セレクタ回路２６，２７，２８．３０が構
成される。
導通し、ＴＧ８，１０．１１は導通を遮断する。テスト
端子５が“Ｈ”の場合には、ＴＧ８゜１０．１１は導通
し、ＴＧ７，９．１２は導通を遮断する。テスト端子６
が′″Ｌ １１の場合には、ＴＧ１５は導通し、ＴＧ１
６は導通を遮断する。テスト端子６がＨ”の場合には、
ＴＧ１６は導通し、ＴＧ１５は導通を遮断する。ＴＧ７
，８、ＴＧ９，１０、ＴＧＩＩ、１２及びＴＧ１５．１
６により夫々セレクタ回路２６，２７，２８．３０が構
成される。
いま、テスト端子５が“Ｌ″の場合には、ＴＧ７．９．
１２が導通状態となるので、入力端子１に入力される入
力信号は入力バッファ１７及びＴＧ７を介して、また、
入力端子２に入力される入力信号は入力バッファ１８及
びＴＧ９を介して夫々内部回路２５に入力される。そし
て、内部回路２５の出力はＴＧ１２及び出力バッファ１
９を介して出力端子３に出力される。これは、通常の動
作時と同様の信号の流れである。
１２が導通状態となるので、入力端子１に入力される入
力信号は入力バッファ１７及びＴＧ７を介して、また、
入力端子２に入力される入力信号は入力バッファ１８及
びＴＧ９を介して夫々内部回路２５に入力される。そし
て、内部回路２５の出力はＴＧ１２及び出力バッファ１
９を介して出力端子３に出力される。これは、通常の動
作時と同様の信号の流れである。
次に、テスト端子５をＨ”にすると、セレクタ回路２６
．２７により入力端子１．２の入力信号は共にセレクタ
回路３０に入力される。そしてセレクタ回路３０の出力
はＴＧｌｌ及び出力バッファ１つを介して出力端子３に
出力される。従って、出力端子３には、テスト端子６が
“Ｌ Ｉ＋の場合には入力端子１の入力信号が、“Ｈ゛
′の場合には、入力端子２の入力信号が出力される。
．２７により入力端子１．２の入力信号は共にセレクタ
回路３０に入力される。そしてセレクタ回路３０の出力
はＴＧｌｌ及び出力バッファ１つを介して出力端子３に
出力される。従って、出力端子３には、テスト端子６が
“Ｌ Ｉ＋の場合には入力端子１の入力信号が、“Ｈ゛
′の場合には、入力端子２の入力信号が出力される。
このように、本実施例においても、テスト端子５を“Ｈ
″′にすると、入力端子１．２の入力信号は内部回路を
通過することなく、入力バッファ１７及び１８と出力バ
ッファ１９とを経るだけで゛出力端子３に出力されるの
で、第１の実施例と同様に、直流特性は入力端子に入力
するパターンを数パターン変化させることによりチエツ
クすることができ、テスト時間を大幅に短縮することが
できる。
″′にすると、入力端子１．２の入力信号は内部回路を
通過することなく、入力バッファ１７及び１８と出力バ
ッファ１９とを経るだけで゛出力端子３に出力されるの
で、第１の実施例と同様に、直流特性は入力端子に入力
するパターンを数パターン変化させることによりチエツ
クすることができ、テスト時間を大幅に短縮することが
できる。
第３図は本発明の第３の実施例に係る半導体集積回路を
示す回路図である。第３図において第１図と同一物には
同一符号を付して説明を省略する。
示す回路図である。第３図において第１図と同一物には
同一符号を付して説明を省略する。
第３図に示す回路は出力端子数が入力端子数より多い場
合の例であり、第１図に示す回路に対して、出力端子４
、出力バッファ２０及びＴＧ１３．１４が付加されてい
る。つまり、内部回路２５と出力端子４との間にＴＧ１
４及び出力バッファ２０が直列接続されており、ＴＧ１
４と出力バッファ２０との接続点と、ＴＧ８とＴＧｌｌ
との接続点との間にＴＧ１３が接続されている。ＴＧ１
３゜１４はいずれもＰＭＯ３）ランジスタ及びＮＭＯＳ
トランジスタの並列接続体により構成されており、テス
ト端子５が“Ｌ”の場合には、ＴＧ１４は導通し、ＴＧ
１３は導通を遮断する。テスト端子５が“ＨＩＩの場合
には、ＴＧ１３は導通し、ＴＧ１４は導通を遮断する。
合の例であり、第１図に示す回路に対して、出力端子４
、出力バッファ２０及びＴＧ１３．１４が付加されてい
る。つまり、内部回路２５と出力端子４との間にＴＧ１
４及び出力バッファ２０が直列接続されており、ＴＧ１
４と出力バッファ２０との接続点と、ＴＧ８とＴＧｌｌ
との接続点との間にＴＧ１３が接続されている。ＴＧ１
３゜１４はいずれもＰＭＯ３）ランジスタ及びＮＭＯＳ
トランジスタの並列接続体により構成されており、テス
ト端子５が“Ｌ”の場合には、ＴＧ１４は導通し、ＴＧ
１３は導通を遮断する。テスト端子５が“ＨＩＩの場合
には、ＴＧ１３は導通し、ＴＧ１４は導通を遮断する。
ＴＧ１３．１４によりセレクタ回路２９が構成される。
本実施例においても、テスト端子５が“Ｌ ＋１の場合
は通常動作時と同様の動作となり、テスト端子５が“Ｈ
′の場合には、入力信号は内部回路２５を介すことなく
、入力バッファ１７、セレクタ回路２６．２８及び出力
バッファ１９を介して、また、入力バッファ１７、セレ
クタ回路２６，２つ及び出力バッファ２０を介して大暑
出力端子３゜４に出力される。このため、本実施例にお
いても、入力信号を数パターン変化させることによりそ
の。
は通常動作時と同様の動作となり、テスト端子５が“Ｈ
′の場合には、入力信号は内部回路２５を介すことなく
、入力バッファ１７、セレクタ回路２６．２８及び出力
バッファ１９を介して、また、入力バッファ１７、セレ
クタ回路２６，２つ及び出力バッファ２０を介して大暑
出力端子３゜４に出力される。このため、本実施例にお
いても、入力信号を数パターン変化させることによりそ
の。
直流特性をチエツクすることが可能である。
［発明の効果］
以上説明したように、本発明によれば、テスト端子にテ
スト信号が入力されると、選択手段は、入力端子及び入
力バッファを介して入力される信号を内部回路を介する
ことなく出力バッファを経て出力端子に出力するので、
半導体集積回路の直流特性を短時間にチエツクすること
ができる。
スト信号が入力されると、選択手段は、入力端子及び入
力バッファを介して入力される信号を内部回路を介する
ことなく出力バッファを経て出力端子に出力するので、
半導体集積回路の直流特性を短時間にチエツクすること
ができる。
特に、数百ピンのパッケージを有し、数百パターンのテ
ストパターンを有する半導体集積回路において、そのテ
スト時間短縮に大きな効果を有する。
ストパターンを有する半導体集積回路において、そのテ
スト時間短縮に大きな効果を有する。
第１図乃至第３図は本発明の第１乃至第３の実施例に係
る半導体集積回路を示す回路図である。 １．２；入力端子、３，４；出力端子、５，６；テスト
端子、７〜１６；トランスミッションゲート（ＴＧ）、
１７，１８．２１〜２４；入力バッファ、１９．２０．
出力バッファ、２５；内部回路、２６〜３０；セレクタ
回路
る半導体集積回路を示す回路図である。 １．２；入力端子、３，４；出力端子、５，６；テスト
端子、７〜１６；トランスミッションゲート（ＴＧ）、
１７，１８．２１〜２４；入力バッファ、１９．２０．
出力バッファ、２５；内部回路、２６〜３０；セレクタ
回路
Claims (1)
- 複数の入力端子及び出力端子と、論理回路により構成
される内部回路と、前記複数の入力端子と内部回路との
間に夫々直列に接続される複数の入力バッファと、前記
複数の出力端子と内部回路との間に夫々直列に接続され
る複数の出力バッファと、を有する半導体集積回路にお
いて、テスト端子と、このテスト端子にテスト信号が入
力された場合に前記入力バッファの出力端と前記出力バ
ッファの入力端とを導通させて前記入力端子に入力され
た入力信号を前記内部回路を経ることなく前記出力バッ
ファを介して前記出力端子に出力させる選択手段と、を
有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269552A JPH01111365A (ja) | 1987-10-26 | 1987-10-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269552A JPH01111365A (ja) | 1987-10-26 | 1987-10-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01111365A true JPH01111365A (ja) | 1989-04-28 |
| JPH0568103B2 JPH0568103B2 (ja) | 1993-09-28 |
Family
ID=17473966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269552A Granted JPH01111365A (ja) | 1987-10-26 | 1987-10-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01111365A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372381U (ja) * | 1989-11-15 | 1991-07-22 | ||
| JPH03279880A (ja) * | 1990-03-28 | 1991-12-11 | Matsushita Electric Ind Co Ltd | 検査機能付集積回路素子 |
| JPH0474977A (ja) * | 1990-07-16 | 1992-03-10 | Nec Corp | 半導体集積回路 |
| JP2012073166A (ja) * | 2010-09-29 | 2012-04-12 | Advantest Corp | 試験装置および試験方法 |
| US8896332B2 (en) | 2011-12-09 | 2014-11-25 | Advantest Corporation | Test apparatus with voltage margin test |
-
1987
- 1987-10-26 JP JP62269552A patent/JPH01111365A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372381U (ja) * | 1989-11-15 | 1991-07-22 | ||
| JPH03279880A (ja) * | 1990-03-28 | 1991-12-11 | Matsushita Electric Ind Co Ltd | 検査機能付集積回路素子 |
| JPH0474977A (ja) * | 1990-07-16 | 1992-03-10 | Nec Corp | 半導体集積回路 |
| JP2012073166A (ja) * | 2010-09-29 | 2012-04-12 | Advantest Corp | 試験装置および試験方法 |
| US8896332B2 (en) | 2011-12-09 | 2014-11-25 | Advantest Corporation | Test apparatus with voltage margin test |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568103B2 (ja) | 1993-09-28 |
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