JPH03279880A - 検査機能付集積回路素子 - Google Patents
検査機能付集積回路素子Info
- Publication number
- JPH03279880A JPH03279880A JP2080352A JP8035290A JPH03279880A JP H03279880 A JPH03279880 A JP H03279880A JP 2080352 A JP2080352 A JP 2080352A JP 8035290 A JP8035290 A JP 8035290A JP H03279880 A JPH03279880 A JP H03279880A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- signal
- integrated circuit
- soldering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007689 inspection Methods 0.000 claims abstract description 25
- 238000005476 soldering Methods 0.000 abstract description 22
- 230000007547 defect Effects 0.000 abstract description 12
- 230000002950 deficient Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007849 functional defect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路素子を半田付は実装した後に実施され
る半田付は不良検査の工程で使用される検査補助機能を
内蔵した集積回路素子に関するものである。
る半田付は不良検査の工程で使用される検査補助機能を
内蔵した集積回路素子に関するものである。
従来の技術
近年、システムの高密度化に伴って電子回路部品の実装
方法が表面実装法になり、集積回路素子も表面実装に適
するように小形化されている。そのため、入出力リード
間のピッチが狭小になってきており、入出力リードの半
田付けには高度な技術が要求されるとともに、実装後の
半田付けの不良検査が必要になってきている。
方法が表面実装法になり、集積回路素子も表面実装に適
するように小形化されている。そのため、入出力リード
間のピッチが狭小になってきており、入出力リードの半
田付けには高度な技術が要求されるとともに、実装後の
半田付けの不良検査が必要になってきている。
従来の集積回路素子1は、第4図に示すようにデジタル
信号処理部2を内蔵しただけの構成で、半田付けの不良
検査の際に使用される検査補助機能を内蔵したものは存
在しておらず、次のようにして半田付けの不良検査が実
施されている。
信号処理部2を内蔵しただけの構成で、半田付けの不良
検査の際に使用される検査補助機能を内蔵したものは存
在しておらず、次のようにして半田付けの不良検査が実
施されている。
第3図に示すように、第1の集積回路素子1aの出力を
第2の集積回路素子1bの入力に接続し、第2の集積回
路素子1bの出力を第3の集積回路素子1cの入力に接
続したシステムの場合には、第1の集積回路素子1aの
入力に信号を供給して第3の集積回路素子1cの出力デ
ータが正常かどうかを判断するファンクシロンテストを
実施し、ファンクションテストで合格すれば半田付けに
“異常なし”と判断している。
第2の集積回路素子1bの入力に接続し、第2の集積回
路素子1bの出力を第3の集積回路素子1cの入力に接
続したシステムの場合には、第1の集積回路素子1aの
入力に信号を供給して第3の集積回路素子1cの出力デ
ータが正常かどうかを判断するファンクシロンテストを
実施し、ファンクションテストで合格すれば半田付けに
“異常なし”と判断している。
発明が解決しようとする課題
このような従来の構成では、ファンクションテストで不
合格になった場合には、それが“ファンクション不良”
なのか“半田付は不良”なのがを迅速に区別することが
できない。また、6半田付は不良”と分かってもその半
田付は不良箇所を見付は出すことが困難である。
合格になった場合には、それが“ファンクション不良”
なのか“半田付は不良”なのがを迅速に区別することが
できない。また、6半田付は不良”と分かってもその半
田付は不良箇所を見付は出すことが困難である。
本発明は実装後の半田付は検査を容易に、しかも迅速に
実施できる集積回路素子を提供することを目的とする。
実施できる集積回路素子を提供することを目的とする。
課題を解決するための手段
本発明の集積回路素子は、デジタル信号処理部の入力側
に入力バッファ部を設け、デジタル信号処理部の出力側
に出力バッファ部を設け、前記大力バッファ部を、外部
からの入力信号を前記デジタル信号処理部の入力に供給
する通常モードと外部からの入力信号を前記出力バッフ
ァ部の一方の入力側に供給する検査モードとに検査モー
ド入力信号に応じて切り換えられるよう構成し、前記出
力バッファ部を、前記検査モード入力信号に応じて通常
モードでは他方の入力側に供給されている前記デジタル
信号処理部の出力信号を出力し、検査モードでは前記一
方の入力側に供給されている信号を出力するように構成
したことを特徴とする。
に入力バッファ部を設け、デジタル信号処理部の出力側
に出力バッファ部を設け、前記大力バッファ部を、外部
からの入力信号を前記デジタル信号処理部の入力に供給
する通常モードと外部からの入力信号を前記出力バッフ
ァ部の一方の入力側に供給する検査モードとに検査モー
ド入力信号に応じて切り換えられるよう構成し、前記出
力バッファ部を、前記検査モード入力信号に応じて通常
モードでは他方の入力側に供給されている前記デジタル
信号処理部の出力信号を出力し、検査モードでは前記一
方の入力側に供給されている信号を出力するように構成
したことを特徴とする。
作用
この構成によると、検査モード入力信号で通常モードを
指定すると、入力バッファ部は集積回路素子に入力され
た入力信号をデジタル信号処理部の入力に供給し、出力
バッファ部はデジタル信号処理部の出力信号を集積回路
素子から出力する。
指定すると、入力バッファ部は集積回路素子に入力され
た入力信号をデジタル信号処理部の入力に供給し、出力
バッファ部はデジタル信号処理部の出力信号を集積回路
素子から出力する。
検査モード入力信号で検査モードを指定すると、入力バ
ッファ部と出力バッファ部とでデジタル信号処理部を介
さずに入力バッファ部が受は取ったデータが出力バッフ
ァ部を介して集積回路素子から出力される。
ッファ部と出力バッファ部とでデジタル信号処理部を介
さずに入力バッファ部が受は取ったデータが出力バッフ
ァ部を介して集積回路素子から出力される。
実施例
以下、本発明の一実施例を第1図と第2図に基づいて説
明する。
明する。
第1図に示すように本発明の集積回路素子3には、デジ
タル信号処理部2の他に大力バッファ部4と出力バッフ
ァ部5を内蔵している。集積回路素子3には入力バッフ
ァ部4と出力バッファ部5に動作モードを指定する検査
モード入力信号6を外部から供給する検査モード入力ビ
ン7が設けられている。
タル信号処理部2の他に大力バッファ部4と出力バッフ
ァ部5を内蔵している。集積回路素子3には入力バッフ
ァ部4と出力バッファ部5に動作モードを指定する検査
モード入力信号6を外部から供給する検査モード入力ビ
ン7が設けられている。
入力バッファ部4は、外部からの入力信号8をデジタル
信号処理部2の入力に供給する通常モードと、外部から
の入力信号8を出力バッファ部5の一方の入力側aに供
給する検査モードとに、検査モード入力信号6に応じて
切り換えられるよう構成されている。出力バッファ部5
は、検査モード入力信号6に応じて通常モードでは他方
の入力側すに供給されているデジタル信号処理部2の出
力信号を出力し、検査モードでは前記一方の入力側aに
供給されている信号を出力するように構成されている。
信号処理部2の入力に供給する通常モードと、外部から
の入力信号8を出力バッファ部5の一方の入力側aに供
給する検査モードとに、検査モード入力信号6に応じて
切り換えられるよう構成されている。出力バッファ部5
は、検査モード入力信号6に応じて通常モードでは他方
の入力側すに供給されているデジタル信号処理部2の出
力信号を出力し、検査モードでは前記一方の入力側aに
供給されている信号を出力するように構成されている。
このようにして構成された第1.第2.第3の集積回路
素子3 al 3 b+ 3 cを第2図に示すように
半田付は実装してシステムを構成した場合には、次のよ
うに半田付けの不良検査が実施される。
素子3 al 3 b+ 3 cを第2図に示すように
半田付は実装してシステムを構成した場合には、次のよ
うに半田付けの不良検査が実施される。
検査モード入力信号6によって各集積回路素子3a+
3bt 3cの検査モード入力ピン7に検査モードを
指示した状態では、各集積回路素子3a〜3cが内蔵し
ているデジタル信号処理部2を信号系から分離すること
ができる。その結果、下記の検査で発生した不良は“フ
ァンクション不良”ではな(て“半田付は不良”である
と断定できる。
3bt 3cの検査モード入力ピン7に検査モードを
指示した状態では、各集積回路素子3a〜3cが内蔵し
ているデジタル信号処理部2を信号系から分離すること
ができる。その結果、下記の検査で発生した不良は“フ
ァンクション不良”ではな(て“半田付は不良”である
と断定できる。
すなわち、上記のように第1〜第3の集積回路素子3a
〜3cを検査モードにして第1の集積回路素子3aの入
力側に特定のパターンの入力信号8aを供給すると、半
田付けに不良がなければ入力信号8aと同じものが、第
1.第2の集積回路素子3 a * 3 bの出力側な
らびに最終段である第3の集積回路素子3cの出力側に
発生する。
〜3cを検査モードにして第1の集積回路素子3aの入
力側に特定のパターンの入力信号8aを供給すると、半
田付けに不良がなければ入力信号8aと同じものが、第
1.第2の集積回路素子3 a * 3 bの出力側な
らびに最終段である第3の集積回路素子3cの出力側に
発生する。
半田付けが不良の場合には、入力信号8aと異なるパタ
ーンの信号がその不良箇所に応じて第1〜第3の集積回
路素子3a〜3cの出力信号のパターンに現れる。
ーンの信号がその不良箇所に応じて第1〜第3の集積回
路素子3a〜3cの出力信号のパターンに現れる。
したがって、このように入力バッファ部4と出力バッフ
ァ部5の検査補助機能を内蔵した集積回路素子3a〜3
cを縦続接続してシステムを構成している場合には、入
力信号8aと同じパターンの信号が最終段ならびに各段
の出力に現れているかどうかを比較するだけで、半田付
けの不良箇所をほぼ特定することができる。
ァ部5の検査補助機能を内蔵した集積回路素子3a〜3
cを縦続接続してシステムを構成している場合には、入
力信号8aと同じパターンの信号が最終段ならびに各段
の出力に現れているかどうかを比較するだけで、半田付
けの不良箇所をほぼ特定することができる。
上記の実施例では第1図において人力バッファ部4と出
力バッファ部5のブロック中に、作用を理解し易いよう
に破線でスイッチ9,10を等価回路として記入したが
、各ビットの信号線には1個以上のバッファ回路または
これに類する回路を介装することが考えられる。
力バッファ部5のブロック中に、作用を理解し易いよう
に破線でスイッチ9,10を等価回路として記入したが
、各ビットの信号線には1個以上のバッファ回路または
これに類する回路を介装することが考えられる。
発明の効果
以上のように本発明によれば、デジタル信号処理部の入
力側に入力バッファ部を設け、デジタル信号処理部の出
力側に出力バッファ部を設け、前記入力バッファ部を、
外部からの入力信号を前記デジタル信号処理部の入力に
供給する通常モードと外部からの入力信号を前記出力バ
ッファ部の一方の入力側に供給する検査モードとに検査
モード入力信号に応じて切り換えられるよう構成し、前
記出力バッファ部を、前記検査モード入力信号に応じて
通常モードでは他方の入力側に供給されている前記デジ
タル信号処理部の出力信号を出力し、検査モードでは前
記一方の入力側に供給されている信号を出力するように
構成したため、検査モードにしてデジタル信号処理部を
信号系から分離した状態で半田付けの不良検査を実施す
ることができ、′ファンクション不良”ではなくて“半
田付は不良”であると断定することができるとともに、
複数の集積回路素子を接続してシステムを構成した場合
にその不良箇所を迅速に特定することができる。
力側に入力バッファ部を設け、デジタル信号処理部の出
力側に出力バッファ部を設け、前記入力バッファ部を、
外部からの入力信号を前記デジタル信号処理部の入力に
供給する通常モードと外部からの入力信号を前記出力バ
ッファ部の一方の入力側に供給する検査モードとに検査
モード入力信号に応じて切り換えられるよう構成し、前
記出力バッファ部を、前記検査モード入力信号に応じて
通常モードでは他方の入力側に供給されている前記デジ
タル信号処理部の出力信号を出力し、検査モードでは前
記一方の入力側に供給されている信号を出力するように
構成したため、検査モードにしてデジタル信号処理部を
信号系から分離した状態で半田付けの不良検査を実施す
ることができ、′ファンクション不良”ではなくて“半
田付は不良”であると断定することができるとともに、
複数の集積回路素子を接続してシステムを構成した場合
にその不良箇所を迅速に特定することができる。
第1図は本発明の集積回路素子の一実施例のブロック図
、第2図は同集積回路素子を縦続接続したシステムのブ
ロック図、第3図は従来の集積回路素子を縦続接続した
システムのブロック図、第4図は従来の集積回路素子の
ブロック図である。 2・・・デジタル信号処理部、3・・・集積回路素子、
3a、3b+ 3c・・・第1〜第3の集積回路素子
、4・・・入力バッファ部、5・・・出力バッフ1部、
6・・・検査モード入力信号、7・・・検査モード入力
ピン。
、第2図は同集積回路素子を縦続接続したシステムのブ
ロック図、第3図は従来の集積回路素子を縦続接続した
システムのブロック図、第4図は従来の集積回路素子の
ブロック図である。 2・・・デジタル信号処理部、3・・・集積回路素子、
3a、3b+ 3c・・・第1〜第3の集積回路素子
、4・・・入力バッファ部、5・・・出力バッフ1部、
6・・・検査モード入力信号、7・・・検査モード入力
ピン。
Claims (1)
- 1、デジタル信号処理部の入力側に入力バッファ部を設
け、デジタル信号処理部の出力側に出力バッファ部を設
け、前記入力バッファ部を、外部からの入力信号を前記
デジタル信号処理部の入力に供給する通常モードと外部
からの入力信号を前記出力バッファ部の一方の入力側に
供給する検査モードとに検査モード入力信号に応じて切
り換えられるよう構成し、前記出力バッファ部を、前記
検査モード入力信号に応じて通常モードでは他方の入力
側に供給されている前記デジタル信号処理部の出力信号
を出力し、検査モードでは前記一方の入力側に供給され
ている信号を出力するように構成した検査機能付集積回
路素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2080352A JPH03279880A (ja) | 1990-03-28 | 1990-03-28 | 検査機能付集積回路素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2080352A JPH03279880A (ja) | 1990-03-28 | 1990-03-28 | 検査機能付集積回路素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03279880A true JPH03279880A (ja) | 1991-12-11 |
Family
ID=13715861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2080352A Pending JPH03279880A (ja) | 1990-03-28 | 1990-03-28 | 検査機能付集積回路素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03279880A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04278477A (ja) * | 1991-03-06 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
US6885095B2 (en) | 2000-10-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Test circuit and multi-chip package type semiconductor device having the test circuit |
JP2009156752A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 半導体集積回路装置とそのテスト方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62220879A (ja) * | 1986-03-22 | 1987-09-29 | Hitachi Ltd | 半導体装置 |
JPH01111365A (ja) * | 1987-10-26 | 1989-04-28 | Nec Corp | 半導体集積回路 |
-
1990
- 1990-03-28 JP JP2080352A patent/JPH03279880A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62220879A (ja) * | 1986-03-22 | 1987-09-29 | Hitachi Ltd | 半導体装置 |
JPH01111365A (ja) * | 1987-10-26 | 1989-04-28 | Nec Corp | 半導体集積回路 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04278477A (ja) * | 1991-03-06 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
US6885095B2 (en) | 2000-10-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Test circuit and multi-chip package type semiconductor device having the test circuit |
US6885094B2 (en) | 2000-10-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Test circuit and multi-chip package type semiconductor device having the test circuit |
US6897554B2 (en) | 2000-10-20 | 2005-05-24 | Oki Electric Industry Co., Ltd. | Test circuit and multi-chip package type semiconductor device having the test circuit |
US6967397B2 (en) | 2000-10-20 | 2005-11-22 | Oki Electric Industry Co., Ltd. | Test circuit and multi-chip package type semiconductor device having the test circuit |
JP2009156752A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 半導体集積回路装置とそのテスト方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5225834A (en) | Semiconductor integrated circuit boundary scan test with multiplexed node selection | |
JPH03279880A (ja) | 検査機能付集積回路素子 | |
JP2633980B2 (ja) | デジタル・アナログ混在のlsi | |
JPH05167020A (ja) | 半導体理論集積回路 | |
JP2558819B2 (ja) | 半田付不良検査用テスト回路を有する多ピンlsi | |
JP2825281B2 (ja) | プリント配線基板の検査装置 | |
JPH1038977A (ja) | 統合化集積回路 | |
JPS58100437A (ja) | Lsiのチエツク方法 | |
JPH043642A (ja) | ボタン電話装置 | |
JP3178190B2 (ja) | 半導体集積回路 | |
JPH05341014A (ja) | 半導体モジュール装置、半導体モジュール単体及び試験方法 | |
JPS636471A (ja) | 論理集積回路 | |
JPH08136616A (ja) | 混成集積回路 | |
JPH11344542A (ja) | デバイス検査方法およびデバイス検査装置 | |
JPH0776781B2 (ja) | 回路基板検査装置 | |
JPS6078362A (ja) | 自動試験装置の機能チエツク方式 | |
JPS62108166A (ja) | プリント回路ユニツト・チエツク処理方式 | |
JPS6370175A (ja) | 論理回路の検査方法 | |
JPH09304485A (ja) | ブリッジ検出方法及びブリッジ検出回路 | |
JPH1090360A (ja) | Lsi端子のショート/オープン検査装置 | |
JPH03120697A (ja) | 集積回路装置 | |
JPH08316273A (ja) | 半導体素子 | |
JPH03116943A (ja) | 検査機能を有する半導体集積回路 | |
JPH03244142A (ja) | 半導体デバイスの検査方法 | |
JPH06137831A (ja) | パターン検査装置及びパターン検査方法 |