JPH08316273A - 半導体素子 - Google Patents

Abstract

(57)【要約】 【目的】 テスト用ピンを増加させずに実装不良箇所を
特定できる半導体素子を提供することを目的とする。 【構成】 実装検査をする際に複数の入力ピンと複数の
出力ピンを対応させることにより実装不良のピンを特定
する。また、入力ピンと出力ピンの数が異なる場合は、
多い方のピンの一部を双方向ピンとし、検査時のみ逆方
向の特性を持たせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プリント基板に実装す
る半導体素子に関するものである。

【０００２】

【従来の技術】ゲートアレイやスタティックセルなどユ
ーザが開発する特定用途向けＩＣ（以下ＡＳＩＣとす
る）などの半導体素子は、近年多ピン化が進んでいる。
またプリント基板への実装は表面実装が主流である。必
然的に各ピン間も狭ピッチとなり、実装の際半田ブリッ
ジや未接続などの実装不良が発生しやすくなっている。
このため実装不良を発見するための検査方法が重視され
るようになった。

【０００３】検査にはプリント基板テスタが用いられ
る。これは、ＡＳＩＣの入力ピンに電位を加え出力ピン
を観測することにより、導通をチェックするものであ
る。しかし、ＡＳＩＣ内部は回路が複雑であるため、入
力ピンと出力ピンが一対一で対応する場合は極めて少な
い。このため実装不良のピンの特定は非常に困難であっ
た。これを解決するために、実装不良検出回路としてＡ
ＳＩＣに実装テスト用の回路を内蔵する方法が示されて
いる（例えば特開平４−３３７６４６号公報）。

【０００４】図３は、従来の半導体素子の回路図であ
る。図３において、１はＡＳＩＣ本体である。２はＡＳ
ＩＣ１が本来の機能を果たすための内部回路である。３
は通常の動作とテスト時の動作を選択するセレクタであ
る。Ｉ１〜Ｉｎはｎ本の入力ピンであり、Ｏ１〜Ｏｍは
ｍ本の出力ピンである。Ｔは入力ピンＩ１〜Ｉｎ及び出
力ピンＯ１〜Ｏｎのテストをするためのテスト入力ピン
であり、ＡＳＩＣ１の内部でプルアップされている。

【０００５】次に図３を参照しながら従来の実装不良検
出工程を説明する。通常の動作を行う場合、テスト入力
ピンＴは開放しておく。すると内部のプルアップ抵抗に
より、テスト入力ピンＴはハイレベルに固定される。こ
の時には、セレクタ３は内部回路２側を選択し、ＡＳＩ
Ｃ１は本来の機能を果たす。一方テストモードにしたい
場合は、テスト入力ピンＴをグランドに接続することに
よりローレベルにする。これによりセレクタ３はテスト
側を選択する。テスト側はある入力ピン（図ではＩ１）
が接続されており、これが出力ピンＯ１に出力される。
これによりテストモードにおいて、入力ピンＩ１に入力
された信号レベルがそのまま出力ピンＯ１に出力され
る。この際、図４に示すように、入力ピンＩ１または出
力ピンＯ１に半田付け不良があった場合は、入力された
レベルが正しく出力されない。

【０００６】図４では入力ピンＩ１は正しく実装されて
いるが出力ピンＯ１は実装不良が発生しているところを
示している。両ピンＩ１、Ｏ１とも正しく実装されたと
きには、テストモードで入力用ランドＬ１に外部よりあ
るレベル（ハイレベルまたはローレベルのいずれか）を
印加すると、プリント基板Ｂに形成された観測用ランド
Ｌ２にそのレベルが出力される。しかし図４の例のよう
に不良が起こったときには、正しく出力されない。また
逆に入力ピンＩ１に半田不良が発生したときにも観測用
ランドＬ２には正しく出力されない。このように入力ま
たは出力ピンの一方に、あるいは両方に半田付け不良が
発生したときに不良箇所を限定できる。

【０００７】ユーザが開発設計を行うＡＳＩＣにおいて
は入力ピンと出力ピンとの数が一致しないのがむしろあ
たりまえである。このような半導体素子についての実装
不良工程においては、少ない方のピンに対し複数のピン
を対応させることになる。すなわち、２本以上の出力ピ
ンを１本の入力ピンに対応させるものである。そして別
のテスト入力ピンを設け、それにより出力ピンをどの入
力ピンに対応させるかを制御するものである。

【０００８】

【発明が解決しようとする課題】このような従来の半導
体素子の実装不良検出工程では、半田付け不良が発生し
た際に、その不良箇所が入力ピン側であるか出力ピン側
であるか、あるいはその両方であるのか特定できないと
いう問題点を有していた。また、入力ピンと出力ピンの
数が異なる場合は、ひとつのピンに対して複数のピンを
対応させるために、不良が発生した際にそのピンを特定
するのが更に困難になり、テスト入力ピンが増加すると
いう問題点を有していた。

【０００９】そこで本発明は、テスト用ピンを増加させ
ずに実装不良箇所を特定できる半導体素子を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体素子は、
内部回路と、プリント基板に実装をしたときの入出力ピ
ンの実装状態を検査するための検査用回路と、前記内部
回路と前記検査用回路からの出力のいずれかを選択し出
力ピンに信号を伝えるセレクタを備え、実装状態の検査
をする際に複数の入力ピンと複数の出力ピンを対応さ
せ、それらのピンの対応を制御するテスト入力ピンとを
備える。また、互いに数の異なる入力ピンと出力ピンと
を有し、前記入力ピンと前記出力ピンのうち数の多いほ
うのピンの一部が実装検査時のみ逆方向の特性を持たせ
るべく双方向バッファを備え、実装検査時に見かけ上の
入力ピンと出力ピンを同数にしている。

【００１１】

【作用】上記構成により、複数の入力ピンと複数の出力
ピンを対応させるか又は入力ピンと出力ピンのうち多い
ほうのピンの一部を双方向に用いることで、ＡＳＩＣな
どにおける実装時の半田不良箇所を特定でき、またテス
トピンをやみくもに増加させることなく効率よく不良箇
所の検出ができる。

【００１２】

【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。図１は、本発明の第１実施例における
半導体素子の回路図である。１はＡＳＩＣ，２はＡＳＩ
Ｃ１の内部回路である。３は通常の動作とテスト時の動
作を選択するセレクタである。Ｉ１〜Ｉｎはｎ本の入力
ピンであり、Ｏ１〜Ｏｍはｍ本の出力ピンである。また
Ｔ１、Ｔ２はテスト入力ピンであり、従来例と同じくＡ
ＳＩＣ１の内部でプルアップされている。ａは入力ピン
Ｉ１からの入力信号、ｂは入力ピンＩ２からの入力信号
である。

【００１３】本実施例において、セレクタ３は、入力の
中からひとつの信号を選択する。通常の動作の場合は従
来例と同じく内部回路２からの信号を出力ピンＯ１、Ｏ
２に出力する。一方実装検査を行う際には、テスト入力
ピンＴ１をグランドレベルにすることにより、テストモ
ードに切換える。そして以下の要領で検査を行なう。

【００１４】まずテスト入力ピンＴ２を開放にした場
合、テスト入力ピンＴ２はＡＳＩＣ１内でプルアップさ
れているためハイレベルとなるが、この時出力ピンＯ１
には入力信号ａ、出力ピンＯ２には入力信号ｂが出力さ
れる。すなわち、入力ピンＩ１に印加した入力信号ａが
出力ピンＯ１に、入力ピンＩ２に印加した入力信号ｂが
出力ピンＯ２にそのまま出力される。これにより、実装
不良が発生した場合、不具合箇所が２ピンに限定され
る。ここで仮に出力ピンＯ１に出力された信号が入力ピ
ンＩ１に入力された入力信号ａと異なり、出力ピンＯ２
には入力ピンＩ２の入力信号ｂが正しく出力されたとす
る。すると、入力ピンＩ１または出力ピンＯ１のいずれ
かに不良が発生しており、入力ピンＩ２および出力ピン
Ｏ２は正常であると確認ができる。

【００１５】次にテスト入力ピンをグランドレベルにす
ることにより、出力ピンＯ１に信号ｂ、出力ピンＯ２に
信号ａを出力させるようにする。これにより、出力ピン
Ｏ１には入力ピンＩ２が、出力ピンＯ２には入力ピンＩ
１が出力される。ここで、出力ピンＯ１には入力ピンＩ
２の信号が観測され、かつ出力ピンＯ２に入力ピンＩ１
の信号が観測されなかった場合には、入力ピンＩ１およ
び出力ピンＯ２のいずれかが不良ということになる。こ
れと前述の結果を合わせて、不良箇所は入力ピンＩ１と
いうことになる。また、出力ピンＯ２の出力が正常で出
力ピンＯ１の出力が異常であった場合は出力ピンＯ１が
不良箇所である。さらに出力ピンＯ１、Ｏ２共に異常で
あった場合は、入力ピンＩ１と出力ピンＯ１が不良箇所
ということになる。

【００１６】このようにして本実施例では、ＡＳＩＣ実
装時における半田不良の箇所を明確にかつ簡便な方法で
特定できる。

【００１７】次に図２を参照しながら、本発明の第２実
施例を説明する。この第２実施例においては、入力ピン
の数と出力ピンの数とが異なる場合の例を示している。
図２中、４は双方向バッファである。

【００１８】図２では入力ピンがｎ本、出力ピンがｍ本
あるとして、ｎ＜ｍの関係がある例を示している。ここ
で、双方向バッファ４を設けることにより、数の多い出
力ピンの一部Ｏｎ＋２〜Ｏｍを双方向ピンに変更してい
る。

【００１９】通常動作をさせるときは、テスト入力ピン
Ｔ１を開放、すなわち内部プルアップ抵抗によるハイレ
ベルにしておく。この時、出力ピンＯ１〜Ｏｍの全て
は、出力ピンとして機能する。一方、実装検査をする場
合は、テスト入力ピンＴ１をグランドレベルにする。こ
れにより、テストモードになるが、この際双方向バッフ
ァ４によって、出力ピンの一部（図２では出力ピンＯｎ
＋２〜Ｏｍ）は入力ピンの働きをする。以降の動作は上
述したとおりであり、実装不良箇所を特定するのが容易
となる。

【００２０】

【発明の効果】本発明は、ＡＳＩＣの実装状態の検査を
行う際に、複数の入力ピンと複数の出力ピンを対応させ
ることにより実装不良のピンを特定する。また、入力ピ
ンと出力ピンの数が異なる場合は、多い方のピンの一部
を双方向ピンとし、検査時のみ逆方向の特性を持たせ
る。これにより、半田不良箇所を特定でき、またテスト
ピンをやみくもに増加させることなく効率よく不良箇所
の検出ができる。

【図面の簡単な説明】

【図１】本発明の第１実施例における半導体素子の回路
図

【図２】本発明の第２実施例における半導体素子の回路
図

【図３】従来の半導体素子の回路図

【図４】従来の半導体素子がプリント基板に実装された
状態を示す側面図

【符号の説明】 １ ＡＳＩＣ ２ 内部回路 ３ セレクタ ４ 双方向バッファ Ｉｎ 入力ピン Ｏｍ 出力ピン Ｔ１，Ｔ２ テスト入力ピン

Claims (2)

【特許請求の範囲】
1. 【請求項１】内部回路と、プリント基板に実装をしたと
   きの入出力ピンの実装状態を検査するための検査用回路
   と、前記内部回路と前記検査用回路からの出力のいずれ
   かを選択し出力ピンに信号を伝えるセレクタを備え、実
   装状態の検査をする際に複数の入力ピンと複数の出力ピ
   ンを対応させ、それらのピンの対応を制御するテスト入
   力ピンとを備えることを特徴とする半導体素子。
2. 【請求項２】内部回路と、プリント基板に実装をしたと
   きの入出力ピンの実装状態を検査するための検査用回路
   と、前記内部回路と前記検査用回路からの出力のいずれ
   かを選択し出力ピンに信号を伝えるセレクタと、互いに
   数の異なる入力ピンと出力ピンとを有し、前記入力ピン
   と前記出力ピンのうち数の多い方のピンの一部が実装検
   査時のみ逆方向の特性を持たせるべく双方向バッファを
   備え、実装検査時に見かけ上の入力ピンと出力ピンを同
   数にしたことを特徴とする半導体素子。