JPH0540151A - スキヤン経路故障診断法 - Google Patents
スキヤン経路故障診断法Info
- Publication number
- JPH0540151A JPH0540151A JP91195619A JP19561991A JPH0540151A JP H0540151 A JPH0540151 A JP H0540151A JP 91195619 A JP91195619 A JP 91195619A JP 19561991 A JP19561991 A JP 19561991A JP H0540151 A JPH0540151 A JP H0540151A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- value
- test pattern
- failure
- fault
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 シリアルスキャンを有する回路のスキャン経
路上に故障があるとき、シリアルスキャンが故障した際
に発生する特有の出力期待値を利用することにより、従
来のような故障辞書を作成することなく診断を自動化す
る。 【構成】 スキャン入力データを初期値ＡＬＬ“０”
（又は、ＡＬＬ“１”）とし、ＡＬＬ“１”（又は、Ａ
ＬＬ“０”）を１ビットづつシフトさせることによって
テストパタンを作成し（処理ボックス１２）、それを用
いて期待値シミュレーションを行うことにより故障辞書
を作成する（処理ボックス１５）。そして、スキャン故
障回路の期待値に応じたテストパタンを印加し、その出
力値と故障辞書の期待値入りテストパタンとの差から故
障診断を行う（処理ボックス２０）。
路上に故障があるとき、シリアルスキャンが故障した際
に発生する特有の出力期待値を利用することにより、従
来のような故障辞書を作成することなく診断を自動化す
る。 【構成】 スキャン入力データを初期値ＡＬＬ“０”
（又は、ＡＬＬ“１”）とし、ＡＬＬ“１”（又は、Ａ
ＬＬ“０”）を１ビットづつシフトさせることによって
テストパタンを作成し（処理ボックス１２）、それを用
いて期待値シミュレーションを行うことにより故障辞書
を作成する（処理ボックス１５）。そして、スキャン故
障回路の期待値に応じたテストパタンを印加し、その出
力値と故障辞書の期待値入りテストパタンとの差から故
障診断を行う（処理ボックス２０）。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルなスキャン回
路の経路に対する故障診断法に関する。
路の経路に対する故障診断法に関する。
【０００２】
【従来の技術】従来、シリアルスキャンの経路上に故障
があった場合、その回路がプリント基板上に設けられて
いるものならば、テスタ上プローブを用いて試行錯誤に
より不良チップを判定していた。また、それがＬＳＩな
らば、スキャン未使用のテストパタンにより故障の範囲
を絞り込み、テスタ等で診断していた。更に、通常の故
障辞書作成法による診断方法もある。
があった場合、その回路がプリント基板上に設けられて
いるものならば、テスタ上プローブを用いて試行錯誤に
より不良チップを判定していた。また、それがＬＳＩな
らば、スキャン未使用のテストパタンにより故障の範囲
を絞り込み、テスタ等で診断していた。更に、通常の故
障辞書作成法による診断方法もある。
【０００３】
【発明が解決しようとする課題】上述した従来のスキャ
ン経路故障診断法では、プリント基板の場合は、テスタ
上でプローブを用いて試行錯誤により不良チップを判定
していたため、不良チップを指摘するために人手の介入
を必要とする。また、ＬＳＩの場合は、最終的にテスタ
等で診断を行っていたため、多くの作業（工数）を要す
るという欠点がある。
ン経路故障診断法では、プリント基板の場合は、テスタ
上でプローブを用いて試行錯誤により不良チップを判定
していたため、不良チップを指摘するために人手の介入
を必要とする。また、ＬＳＩの場合は、最終的にテスタ
等で診断を行っていたため、多くの作業（工数）を要す
るという欠点がある。
【０００４】更に、通常の故障辞書作成法では、多くの
パタン生成・マシンリソースを使用するという問題があ
った。
パタン生成・マシンリソースを使用するという問題があ
った。
【０００５】
【課題を解決するための手段】本発明は、シリアルスキ
ャンを有する回路のスキャン経路上の故障診断を行う場
合、スキャン入力データを初期値ＡＬＬ“０”（又は、
ＡＬＬ“１”）とし、ＡＬＬ“１”（又は、ＡＬＬ
“０”）を１ビットづつシフトさせてテストパタンを作
成し、このテストパタンを用いて期待値シミュレーショ
ンを行い、この出力値である期待値入りテストパタンを
故障辞書とし、前記スキャン経路が故障した回路に対
し、スキャンの故障値が“１”（又は、“０”）のとき
は、ＡＬＬ“０”（又は、ＡＬＬ“１”）を前記スキャ
ンに印加して前記回路の出力期待値を求め、この出力期
待値と前記故障辞書の前記期待値入りテストパタンとの
差から前記スキャン経路の故障を診断する。
ャンを有する回路のスキャン経路上の故障診断を行う場
合、スキャン入力データを初期値ＡＬＬ“０”（又は、
ＡＬＬ“１”）とし、ＡＬＬ“１”（又は、ＡＬＬ
“０”）を１ビットづつシフトさせてテストパタンを作
成し、このテストパタンを用いて期待値シミュレーショ
ンを行い、この出力値である期待値入りテストパタンを
故障辞書とし、前記スキャン経路が故障した回路に対
し、スキャンの故障値が“１”（又は、“０”）のとき
は、ＡＬＬ“０”（又は、ＡＬＬ“１”）を前記スキャ
ンに印加して前記回路の出力期待値を求め、この出力期
待値と前記故障辞書の前記期待値入りテストパタンとの
差から前記スキャン経路の故障を診断する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明を実現する処理の流れを示す
フローチャートである。
フローチャートである。
【０００８】テストパタン生成１２は、スキャンビット
長１１を入力し１故障診断用テストパタン１３と０故障
診断用テストパタン１４とを出力する。このテストパタ
ンは、入力端子に対しては全テストパタンに同一の入力
値をセットし、スキャンに対しては１故障診断用テスト
パタン１３（０故障診断用テストパタン１４）の場合、
全ビットを“０”（又は、“１”）をセットし、次のテ
ストパタンからは、スキャンの出力側から順に“１”
（又は、“０”）をセットしていく。そして、スキャン
の値が全ビット“１”（又は、“０”）になるまでテス
トパタンを生成する。
長１１を入力し１故障診断用テストパタン１３と０故障
診断用テストパタン１４とを出力する。このテストパタ
ンは、入力端子に対しては全テストパタンに同一の入力
値をセットし、スキャンに対しては１故障診断用テスト
パタン１３（０故障診断用テストパタン１４）の場合、
全ビットを“０”（又は、“１”）をセットし、次のテ
ストパタンからは、スキャンの出力側から順に“１”
（又は、“０”）をセットしていく。そして、スキャン
の値が全ビット“１”（又は、“０”）になるまでテス
トパタンを生成する。
【０００９】期待値シミュレーション１５は、生成した
１故障診断用テストパタン１３と０故障診断用テストパ
タン１４とを入力し、出力端子・スキャンパス期待値を
求める。そして、求めたそれぞれの期待値入りテストパ
タンが、１故障用故障辞書１７及び０故障用故障辞書１
８となる。
１故障診断用テストパタン１３と０故障診断用テストパ
タン１４とを入力し、出力端子・スキャンパス期待値を
求める。そして、求めたそれぞれの期待値入りテストパ
タンが、１故障用故障辞書１７及び０故障用故障辞書１
８となる。
【００１０】故障診断２０は、スキャン経路のテストで
故障を検出した故障回路１６をテスター上で故障値に応
じたテストパタン１９を入力し、故障値に応じて１故障
用故障辞書１７又は０故障用故障辞書１８を参照し、診
断結果２１を出力する。
故障を検出した故障回路１６をテスター上で故障値に応
じたテストパタン１９を入力し、故障値に応じて１故障
用故障辞書１７又は０故障用故障辞書１８を参照し、診
断結果２１を出力する。
【００１１】図３は図１の１故障用テストパタン１３の
一例であるスキャン入力データを示す図である。本実施
例では、初期値ＡＬＬ“０”のスキャン入力パタンに対
し、スキャンの出力側から１ビットづつ値“１”をシフ
トさせたパタンである。なお、入力端子に対しては、全
テストパタンに共通な値とする。そして、本パタンのス
キャン入力値ＡＬＬ“０”のパタンが出力側から１ビッ
ト目スキャン出力端子との間の故障を検出するテストパ
タンとなる。以下のテストパタンは、順に１ビット目と
２ビット目との間の故障を検出するテストパタン、２ビ
ット目と３ビット目との間の故障を検出するテストパタ
ンとなる。
一例であるスキャン入力データを示す図である。本実施
例では、初期値ＡＬＬ“０”のスキャン入力パタンに対
し、スキャンの出力側から１ビットづつ値“１”をシフ
トさせたパタンである。なお、入力端子に対しては、全
テストパタンに共通な値とする。そして、本パタンのス
キャン入力値ＡＬＬ“０”のパタンが出力側から１ビッ
ト目スキャン出力端子との間の故障を検出するテストパ
タンとなる。以下のテストパタンは、順に１ビット目と
２ビット目との間の故障を検出するテストパタン、２ビ
ット目と３ビット目との間の故障を検出するテストパタ
ンとなる。
【００１２】図４は図１の故障用テストパタン１４の一
例であるスキャン入力データを示す図である。本実施例
では、初期値ＡＬＬ“１”のスキャン入力パタンに対
し、スキャンの出力側から１ビットづつ値“０”をシフ
トさせたパタンであって、図３における説明と同様に、
各テストパタンがそれぞれのスキャン経路間の故障検出
テストパタンとなる。
例であるスキャン入力データを示す図である。本実施例
では、初期値ＡＬＬ“１”のスキャン入力パタンに対
し、スキャンの出力側から１ビットづつ値“０”をシフ
トさせたパタンであって、図３における説明と同様に、
各テストパタンがそれぞれのスキャン経路間の故障検出
テストパタンとなる。
【００１３】図２は図１の故障診断２０の詳細な処理の
流れを示すフローチャートである。
流れを示すフローチャートである。
【００１４】診断ボックス４１は、スキャン出力端子で
の値による判断であって、出力値が“１”の場合は、処
理ボックス４３を実行し、出力値が“０”の値を印加
し、入力端子にテストパタンで用いて固定されている入
力値を印加する。処理ボックス４５は、処理ボックス４
３と同様の処理を行うが、スキャンに印加する値はＡＬ
Ｌ“１”である。
の値による判断であって、出力値が“１”の場合は、処
理ボックス４３を実行し、出力値が“０”の値を印加
し、入力端子にテストパタンで用いて固定されている入
力値を印加する。処理ボックス４５は、処理ボックス４
３と同様の処理を行うが、スキャンに印加する値はＡＬ
Ｌ“１”である。
【００１５】処理ボックス４６は、スキャン故障値が
“１”のときは、１故障用故障辞書４２内の出力端子期
待値と故障回路の出力値とを比較（スキャン故障値が
“０”のときは０故障用故障辞書４４を参照）し、期待
値と一致するテストパタンを抽出する処理である。
“１”のときは、１故障用故障辞書４２内の出力端子期
待値と故障回路の出力値とを比較（スキャン故障値が
“０”のときは０故障用故障辞書４４を参照）し、期待
値と一致するテストパタンを抽出する処理である。
【００１６】判断ボックス４７は、処理ボックス４６で
抽出されたテストパタン数を判断する。そして、一致パ
タン数が０の場合は、スキャン経路以外にも故障が存在
すると判断し、従来の故障診断を行う。また、一致パタ
ン数が１の場合は、そのテストパタンのスキャン入力値
が０から１に変化しているスキャンフリップロップ間に
故障が存在すると判断する。更に一致パタン数が１より
多い場合は、処理ボックス４８を実行する。処理ボック
ス４８は、処理ボックス４６で抽出されたテストパタン
からスキャン期待値を参照して故障位置を診断する。故
障回路のスキャン出力値は、故障ビットから出力側なら
ば正解値が出力されるため、スキャン故障値の反転値を
出力されたビット位置より入力側に故障が存在している
と判断する。
抽出されたテストパタン数を判断する。そして、一致パ
タン数が０の場合は、スキャン経路以外にも故障が存在
すると判断し、従来の故障診断を行う。また、一致パタ
ン数が１の場合は、そのテストパタンのスキャン入力値
が０から１に変化しているスキャンフリップロップ間に
故障が存在すると判断する。更に一致パタン数が１より
多い場合は、処理ボックス４８を実行する。処理ボック
ス４８は、処理ボックス４６で抽出されたテストパタン
からスキャン期待値を参照して故障位置を診断する。故
障回路のスキャン出力値は、故障ビットから出力側なら
ば正解値が出力されるため、スキャン故障値の反転値を
出力されたビット位置より入力側に故障が存在している
と判断する。
【００１７】図５は図２のスキャン出力値判定４８にお
いて、スキャン経路で０故障が発生している回路からの
スキャン出力値の一例を示す図である。本実施例では、
出力側から７ビット目以降に故障が存在していることが
判断できる。
いて、スキャン経路で０故障が発生している回路からの
スキャン出力値の一例を示す図である。本実施例では、
出力側から７ビット目以降に故障が存在していることが
判断できる。
【００１８】
【発明の効果】以上説明したように、本発明のスキャン
経路故障診断法では、スキャン経路以外の故障が同時に
起っていなければ、回路がプリント基板上に設けられて
いる場合は、テスタ上のプローブを用いて試行錯誤によ
る不良チップの判定が不要になり、人手の介入も不要に
なる。また、回路がＬＳＩの場合は最終的にテスタ等で
診断を行っていた多くの作業が不要になるという効果が
ある。
経路故障診断法では、スキャン経路以外の故障が同時に
起っていなければ、回路がプリント基板上に設けられて
いる場合は、テスタ上のプローブを用いて試行錯誤によ
る不良チップの判定が不要になり、人手の介入も不要に
なる。また、回路がＬＳＩの場合は最終的にテスタ等で
診断を行っていた多くの作業が不要になるという効果が
ある。
【００１９】更に、本発明は、通常の故障辞書作成法の
ように、多くのパタン生成・マシンリソースを使用しな
い。
ように、多くのパタン生成・マシンリソースを使用しな
い。
【図１】本発明を実現する処理の流れを示すフローチャ
ートである。
ートである。
【図２】図１の０故障用診断２０の詳細な処理の流れを
示すフローチャートである。
示すフローチャートである。
【図３】図１の１故障用テストパタン１３の一例を示す
図である。
図である。
【図４】図１の０故障用テストパタン１３の一例を示す
図である。
図である。
【図５】図２のスキャン出力値４８の一例を示す図であ
る。
る。
１１ スキャン長 １２ テストパタン生成 １３ １故障診断用テストパタン １４ ０故障診断用テストパタン １５ 期待値シミュレーション １６ 故障回路 １７，４２ １故障用故障辞書 １８，４４ ０故障用故障辞書 １９ テストパタン ２０ 故障診断 ２１ 診断結果 ４１ スキャン期待値 ４３ ＡＬＬ“０”をスキャンイン ４５ ＡＬＬ“１”をスキャンイン ４６ 出力端子期待値照合 ４７ 一致パタン数：１ ４８ スキャン期待値照合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/60 ３６０ Ｄ 7922−5Ｌ
Claims (1)
- 【請求項１】 シリアルスキャンを有する回路のスキャ
ン経路上の故障診断を行う場合、スキャン入力データを
初期値ＡＬＬ“０”（又は、ＡＬＬ“１”）とし、ＡＬ
Ｌ“１”（又は、ＡＬＬ“０”）を１ビットづつシフト
させてテストパタンを作成し、このテストパタンを用い
て期待値シミュレーションを行い、この出力値である期
待値入りテストパタンを故障辞書とし、前記スキャン経
路が故障した回路に対し、スキャンの故障値が“１”
（又は、“０”）のときは、ＡＬＬ“０”（又は、ＡＬ
Ｌ“１”）を前記スキャンに印加して前記回路の出力期
待値を求め、この出力期待値と前記故障辞書の前記期待
値入りテストパタンとの差から前記スキャン経路の故障
を診断することを特徴とするスキャン経路故障診断法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91195619A JPH0540151A (ja) | 1991-08-06 | 1991-08-06 | スキヤン経路故障診断法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91195619A JPH0540151A (ja) | 1991-08-06 | 1991-08-06 | スキヤン経路故障診断法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540151A true JPH0540151A (ja) | 1993-02-19 |
Family
ID=16344185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP91195619A Pending JPH0540151A (ja) | 1991-08-06 | 1991-08-06 | スキヤン経路故障診断法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699351A (en) * | 1994-08-19 | 1997-12-16 | Peerlogic, Inc. | Node management in scalable distributed computing environment |
| US7581149B2 (en) | 2006-01-23 | 2009-08-25 | Fujitsu Limited | Scan chain extracting method, test apparatus, circuit device, and scan chain extracting program |
-
1991
- 1991-08-06 JP JP91195619A patent/JPH0540151A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699351A (en) * | 1994-08-19 | 1997-12-16 | Peerlogic, Inc. | Node management in scalable distributed computing environment |
| US7581149B2 (en) | 2006-01-23 | 2009-08-25 | Fujitsu Limited | Scan chain extracting method, test apparatus, circuit device, and scan chain extracting program |
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