JPH05119122A - スキヤン回路のテストパターン生成方法 - Google Patents
スキヤン回路のテストパターン生成方法Info
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- JPH05119122A JPH05119122A JP3279316A JP27931691A JPH05119122A JP H05119122 A JPH05119122 A JP H05119122A JP 3279316 A JP3279316 A JP 3279316A JP 27931691 A JP27931691 A JP 27931691A JP H05119122 A JPH05119122 A JP H05119122A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
Abstract
(57)【要約】
【目的】スキャン回路について縮退故障を含む状態を仮
定し，故障を含む状態と含まない状態を識別する入力系
列を求めるスキャン回路のテストパターン生成方法に関
し，テスト時間の短縮が可能なテストパターンを生成す
ることを目的とする。 【構成】組合せ回路用パターン生成処理11により，従来
の組合せ回路に対するテストパターン生成方法を用いて
テストパターンを生成する。そして，パターンの拡張処
理12により，求めたテストパターンのうち，スキャンレ
ジスタ16にセットされる値を固定したままで外部入力の
値を変更し，その外部出力の値を観測することにより異
なる故障を検出するようにテストパターン系列を作る。
このテストパターンを用いることにより，スキャンイン
／アウトの回数を削減したテストが可能になる。
定し，故障を含む状態と含まない状態を識別する入力系
列を求めるスキャン回路のテストパターン生成方法に関
し，テスト時間の短縮が可能なテストパターンを生成す
ることを目的とする。 【構成】組合せ回路用パターン生成処理11により，従来
の組合せ回路に対するテストパターン生成方法を用いて
テストパターンを生成する。そして，パターンの拡張処
理12により，求めたテストパターンのうち，スキャンレ
ジスタ16にセットされる値を固定したままで外部入力の
値を変更し，その外部出力の値を観測することにより異
なる故障を検出するようにテストパターン系列を作る。
このテストパターンを用いることにより，スキャンイン
／アウトの回数を削減したテストが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は，スキャン回路について
縮退故障を含む状態を仮定し，故障を含む状態と含まな
い状態を識別する入力系列を求めるスキャン回路のテス
トパターン生成方法に関する。
縮退故障を含む状態を仮定し，故障を含む状態と含まな
い状態を識別する入力系列を求めるスキャン回路のテス
トパターン生成方法に関する。
【０００２】テストパターン生成は，製造された回路に
混入した不良品を良品と分離する「検査」の過程で用い
られるテストパターンを作成する処理で，電子回路の信
頼性向上のために不可欠な処理である。このテストパタ
ーンを適用するテスト時間を短縮できるようなテストパ
ターンの生成技術が望まれる。
混入した不良品を良品と分離する「検査」の過程で用い
られるテストパターンを作成する処理で，電子回路の信
頼性向上のために不可欠な処理である。このテストパタ
ーンを適用するテスト時間を短縮できるようなテストパ
ターンの生成技術が望まれる。
【０００３】
【従来の技術】一般に，テストパターン生成が対象とす
る故障は，信号線の縮退故障である。これは，回路内の
信号線の論理値が常に０または１のいずれかに固定され
てしまう故障である。
る故障は，信号線の縮退故障である。これは，回路内の
信号線の論理値が常に０または１のいずれかに固定され
てしまう故障である。
【０００４】図８は，本発明に関連するテストパターン
の適用対象となる順序回路（スキャン回路）モデルの説
明図である。一般的な同期式順序回路は，図８の（ａ）
に示すように，組合せ回路部１４と現在の状態を記憶す
る記憶素子部１５とからなる。このような順序回路に対
するテストパターン生成手法として多く用いられるアプ
ローチとして，時間方向の繰り返し展開を行なった後
に，組合せ回路用テストパターン生成方法を適用する方
法がある。しかし，一般にこのようなテストパターン生
成方法は，非常に処理時間がかかり，また得られたパタ
ーンによる故障検出率も必ずしも十分でないという問題
がある。
の適用対象となる順序回路（スキャン回路）モデルの説
明図である。一般的な同期式順序回路は，図８の（ａ）
に示すように，組合せ回路部１４と現在の状態を記憶す
る記憶素子部１５とからなる。このような順序回路に対
するテストパターン生成手法として多く用いられるアプ
ローチとして，時間方向の繰り返し展開を行なった後
に，組合せ回路用テストパターン生成方法を適用する方
法がある。しかし，一般にこのようなテストパターン生
成方法は，非常に処理時間がかかり，また得られたパタ
ーンによる故障検出率も必ずしも十分でないという問題
がある。
【０００５】そこで，同期式順序回路を，図８の
（ｂ），（ｃ）に示すように，スキャン回路に変換する
ことで，組合せ回路用のテストパターン生成手法をその
まま適用できるようにするアプローチが，特に大規模回
路に対して用いられるようになっている。スキャン回路
とは，内部の記憶素子Ｄ，Ｄ，…を，（ｃ）に示すよう
にシフトレジスタで実現することによって，外部端子か
らすべての記憶素子に値を送り込み，更に外部端子です
べての記憶素子の値を読み取れるようにした回路のこと
である。この内部の記憶素子をスキャンレジスタとい
う。
（ｂ），（ｃ）に示すように，スキャン回路に変換する
ことで，組合せ回路用のテストパターン生成手法をその
まま適用できるようにするアプローチが，特に大規模回
路に対して用いられるようになっている。スキャン回路
とは，内部の記憶素子Ｄ，Ｄ，…を，（ｃ）に示すよう
にシフトレジスタで実現することによって，外部端子か
らすべての記憶素子に値を送り込み，更に外部端子です
べての記憶素子の値を読み取れるようにした回路のこと
である。この内部の記憶素子をスキャンレジスタとい
う。
【０００６】すべての記憶素子をシフトレジスタの形で
つなぎ合わせることで，外部ピン数の増加を最小限に抑
えられる。通常は，データを送り込むスキャン入力端
子，データを読み取るスキャン出力端子，シフトレジス
タを駆動するクロック端子２種，の４ピンの増加のみで
ある。
つなぎ合わせることで，外部ピン数の増加を最小限に抑
えられる。通常は，データを送り込むスキャン入力端
子，データを読み取るスキャン出力端子，シフトレジス
タを駆動するクロック端子２種，の４ピンの増加のみで
ある。
【０００７】また，すべての記憶素子をスキャンレジス
タに変更した回路を全スキャン回路，一部のみの場合を
部分スキャン回路と呼ぶ。ここでは，全スキャン回路の
みを考慮する。
タに変更した回路を全スキャン回路，一部のみの場合を
部分スキャン回路と呼ぶ。ここでは，全スキャン回路の
みを考慮する。
【０００８】全スキャンの場合，すべての記憶素子の値
が外部端子から読み書き可能となるため，テストパター
ン生成においては，図８の（ａ）における記憶素子部１
５への入力を外部出力，記憶素子部１５からの出力を外
部入力とみなし，組合せ回路のテストパターン生成手法
を適用すれば，非冗長なすべての縮退故障が検出可能と
なる。
が外部端子から読み書き可能となるため，テストパター
ン生成においては，図８の（ａ）における記憶素子部１
５への入力を外部出力，記憶素子部１５からの出力を外
部入力とみなし，組合せ回路のテストパターン生成手法
を適用すれば，非冗長なすべての縮退故障が検出可能と
なる。
【０００９】このようにして求められたテストパターン
を実際の回路に適用する際には，得られたパターンのう
ち，記憶素子部１５に相当する部分をスキャン入力端子
から送り込み（スキャンイン），外部入力の値を設定し
た後，回路動作用のクロックを投入し，外部出力の値と
スキャン出力端子から読み取った（スキャンアウト）値
を観測する。
を実際の回路に適用する際には，得られたパターンのう
ち，記憶素子部１５に相当する部分をスキャン入力端子
から送り込み（スキャンイン），外部入力の値を設定し
た後，回路動作用のクロックを投入し，外部出力の値と
スキャン出力端子から読み取った（スキャンアウト）値
を観測する。
【００１０】すなわち，従来のテストパターン生成方法
により生成されたテストパターンを用いて行うスキャン
回路のテスト手順は，図９に示す〜のようになる。 テストパターンを取り出す。すべてのテストパター
ンについて検査したならば，テストを終了する。
により生成されたテストパターンを用いて行うスキャン
回路のテスト手順は，図９に示す〜のようになる。 テストパターンを取り出す。すべてのテストパター
ンについて検査したならば，テストを終了する。
【００１１】 取り出したテストパターンのうち，記
憶素子部１５に相当する部分をスキャン入力端子から送
り込み，記憶素子部１５に設定する。 テストパターンの残りの部分を外部入力値として設
定する。
憶素子部１５に相当する部分をスキャン入力端子から送
り込み，記憶素子部１５に設定する。 テストパターンの残りの部分を外部入力値として設
定する。
【００１２】 次に，回路動作用のクロックを投入す
る。 〜 外部出力の値とスキャン出力端子から読み取っ
た（スキャンアウト）値を観測する。その後，処理へ
戻り，次のテストパターンについて同様に処理を繰り返
す。この観測値によって故障を検出する。
る。 〜 外部出力の値とスキャン出力端子から読み取っ
た（スキャンアウト）値を観測する。その後，処理へ
戻り，次のテストパターンについて同様に処理を繰り返
す。この観測値によって故障を検出する。
【００１３】
【発明が解決しようとする課題】全スキャン回路におけ
る問題点は次の二点である。 (1) 回路規模が増大すること (2) テスト時間が長くなること 一般に，回路をスキャン化すると，回路規模が約２０％
程度増大するとともに，回路の動作速度もやや低下す
る。これを避けるために，一部の記憶素子をスキャンレ
ジスタに置き換える，部分スキャン方式がある。この場
合，全スキャン回路のように組合せ回路のテストパター
ン生成方法をそのまま用いることはできないが，スキャ
ンへの置き換え方法を工夫することで，回路量の増加を
抑えつつテスト容易性を高める試みが進められている。
る問題点は次の二点である。 (1) 回路規模が増大すること (2) テスト時間が長くなること 一般に，回路をスキャン化すると，回路規模が約２０％
程度増大するとともに，回路の動作速度もやや低下す
る。これを避けるために，一部の記憶素子をスキャンレ
ジスタに置き換える，部分スキャン方式がある。この場
合，全スキャン回路のように組合せ回路のテストパター
ン生成方法をそのまま用いることはできないが，スキャ
ンへの置き換え方法を工夫することで，回路量の増加を
抑えつつテスト容易性を高める試みが進められている。
【００１４】従来技術の説明で述べたように，全スキャ
ン回路のテストを行なう際には，スキャンイン，スキャ
ンアウトの作業をすべてのパターンに対して行なう必要
がある。一般に，回路中の記憶素子は回路全体に分散し
ていて配線長が長くなるため，スキャンイン／アウト用
のクロックは数ＭＨｚと低速である。これに対して，回
路本来の動作をさせる部分については，数十ＭＨｚのク
ロックで動作するようになっている。したがって，テス
ト時間を支配するのは，スキャンイン／アウトの時間と
いうことになる。
ン回路のテストを行なう際には，スキャンイン，スキャ
ンアウトの作業をすべてのパターンに対して行なう必要
がある。一般に，回路中の記憶素子は回路全体に分散し
ていて配線長が長くなるため，スキャンイン／アウト用
のクロックは数ＭＨｚと低速である。これに対して，回
路本来の動作をさせる部分については，数十ＭＨｚのク
ロックで動作するようになっている。したがって，テス
ト時間を支配するのは，スキャンイン／アウトの時間と
いうことになる。
【００１５】今，スキャン回路の特性を示す値を次のよ
うに定義する。 スキャン用クロックの周期 Ｔscan（５００ns） システム用クロックの周期 Ｔsys （２０ns） スキャンレジスタ数 Ｎscan（２０００） パターン数 Ｎpat （１００００） このとき，テスト時間Ｔは次の式で与えられる。
うに定義する。 スキャン用クロックの周期 Ｔscan（５００ns） システム用クロックの周期 Ｔsys （２０ns） スキャンレジスタ数 Ｎscan（２０００） パターン数 Ｎpat （１００００） このとき，テスト時間Ｔは次の式で与えられる。
【００１６】Ｔ＝Ｎpat （Ｔsys ＋２ＮscanＴscan） これらの式の値として，上記の括弧内の値を仮定する
と，Ｔは約２０秒となる。この値は大量生産するチップ
では許容しにくい値である。このテスト時間のうち９９
％以上を占めるのがスキャンイン／アウトに要する時間
である。
と，Ｔは約２０秒となる。この値は大量生産するチップ
では許容しにくい値である。このテスト時間のうち９９
％以上を占めるのがスキャンイン／アウトに要する時間
である。
【００１７】本発明は上記問題点の解決を図り，テスト
時におけるスキャンイン／スキャンアウトの回数を削減
し，テスト時間を短縮できるようなテストパターンを生
成する手段を提供することを目的としている。
時におけるスキャンイン／スキャンアウトの回数を削減
し，テスト時間を短縮できるようなテストパターンを生
成する手段を提供することを目的としている。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図である。本発明のテストパターン生成方法は，図１の
（ロ）に示すような記憶素子部１５にスキャンレジスタ
１６を用いた全スキャンの同期式順序回路（以下，スキ
ャン回路という）を対象として，計算機１０により以下
の処理を行う。
図である。本発明のテストパターン生成方法は，図１の
（ロ）に示すような記憶素子部１５にスキャンレジスタ
１６を用いた全スキャンの同期式順序回路（以下，スキ
ャン回路という）を対象として，計算機１０により以下
の処理を行う。
【００１９】組合せ回路用パターン生成処理１１では，
ある未検出故障に対して，従来の組合せ回路に対するテ
ストパターン生成方法を用いて組合せ回路用テストパタ
ーンを生成する。
ある未検出故障に対して，従来の組合せ回路に対するテ
ストパターン生成方法を用いて組合せ回路用テストパタ
ーンを生成する。
【００２０】パターンの拡張処理１２では，生成された
組合せ回路用テストパターンによって定められる値のう
ち，記憶素子部１５のスキャンレジスタ１６にセットさ
れる値を固定したままで外部入力の値を変更し，その外
部出力の値を観測することにより異なる故障を検出する
ようにテストパターン系列を作る。
組合せ回路用テストパターンによって定められる値のう
ち，記憶素子部１５のスキャンレジスタ１６にセットさ
れる値を固定したままで外部入力の値を変更し，その外
部出力の値を観測することにより異なる故障を検出する
ようにテストパターン系列を作る。
【００２１】こうして，スキャンレジスタ１６にセット
される値を固定した状態で検出できる故障のテストパタ
ーンを拡張パターンとして追加し，組合せ回路用パター
ン生成処理１１で生成したパターンを拡張することによ
り，スキャン回路のテストパターンを生成する。
される値を固定した状態で検出できる故障のテストパタ
ーンを拡張パターンとして追加し，組合せ回路用パター
ン生成処理１１で生成したパターンを拡張することによ
り，スキャン回路のテストパターンを生成する。
【００２２】請求項２記載の発明では，パターンの拡張
処理１２において，スキャンレジスタ１６にセットされ
る値を固定した状態で，外部入力に乱数パターンを加
え，故障シミュレーションによってさらに検出可能な故
障を調べることにより，テストパターン系列に加えるパ
ターンを選び出し，パターンの拡張を行う。
処理１２において，スキャンレジスタ１６にセットされ
る値を固定した状態で，外部入力に乱数パターンを加
え，故障シミュレーションによってさらに検出可能な故
障を調べることにより，テストパターン系列に加えるパ
ターンを選び出し，パターンの拡張を行う。
【００２３】請求項３記載の発明では，パターンの拡張
処理１２において，未検出故障を選択して組合せ回路用
テストパターン生成方法を適用することにより外部入力
に設定すべき値を求め，テストパターン系列に求めた値
のパターンを加える。
処理１２において，未検出故障を選択して組合せ回路用
テストパターン生成方法を適用することにより外部入力
に設定すべき値を求め，テストパターン系列に求めた値
のパターンを加える。
【００２４】すなわち，本発明では，従来の組合せ回路
に対するテストパターン生成方法によって，ある縮退故
障を検出するテストパターン（例えば，テストパターン
１３ａ＝ＰＩ11＋ＳＩ1 ）を求めた後，パターン設定時
におけるスキャンレジスタ１６の値（ＳＩ1 ）の下で他
の故障を検出する外部入力値（ＰＩ12，ＰＩ13，…，Ｐ
Ｉ1n）を求めて，元のテストパターンに付加するように
している。
に対するテストパターン生成方法によって，ある縮退故
障を検出するテストパターン（例えば，テストパターン
１３ａ＝ＰＩ11＋ＳＩ1 ）を求めた後，パターン設定時
におけるスキャンレジスタ１６の値（ＳＩ1 ）の下で他
の故障を検出する外部入力値（ＰＩ12，ＰＩ13，…，Ｐ
Ｉ1n）を求めて，元のテストパターンに付加するように
している。
【００２５】これにより，組合せ回路用パターン生成処
理１１が生成したテストパターン１３ａに対して，パタ
ーンの拡張処理１２により，テストパターン１３ｂ，
…，１３ｃが生成され，テストパターン１３ｄに対し
て，テストパターン１３ｅ，…１３ｆが生成されてパタ
ーン系列に追加されることになる。
理１１が生成したテストパターン１３ａに対して，パタ
ーンの拡張処理１２により，テストパターン１３ｂ，
…，１３ｃが生成され，テストパターン１３ｄに対し
て，テストパターン１３ｅ，…１３ｆが生成されてパタ
ーン系列に追加されることになる。
【００２６】あるスキャンレジスタ１６の値の下で他の
故障を検出するパターンの求め方として，乱数パターン
を用い故障シミュレーションによって検出可能故障を列
挙する方法や，回路内の未検出故障を選択して組合せ回
路に対するテストパターン生成方法を適用する方法を用
いることができる。
故障を検出するパターンの求め方として，乱数パターン
を用い故障シミュレーションによって検出可能故障を列
挙する方法や，回路内の未検出故障を選択して組合せ回
路に対するテストパターン生成方法を適用する方法を用
いることができる。
【００２７】
【作用】従来のスキャン回路に対するテストパターン生
成方法では，ある故障を検出するテストパターンが得ら
れたなら，そのテストパターンに対して，スキャンイ
ン，外部入力への値設定，クロック投入，外部出力値の
観測とスキャンアウト，の一連の手続きからなるテスト
を実施することを前提としている。
成方法では，ある故障を検出するテストパターンが得ら
れたなら，そのテストパターンに対して，スキャンイ
ン，外部入力への値設定，クロック投入，外部出力値の
観測とスキャンアウト，の一連の手続きからなるテスト
を実施することを前提としている。
【００２８】これに対し，本発明のスキャン回路のテス
トパターン生成方法により生成されたテストパターン系
列を用いれば，スキャンインの後，外部入力への値設定
と外部出力値観測を繰り返し，正規の外部入力値の設
定，クロック投入，出力値観測を一連の手続きと考え
て，テストを実施することができる。
トパターン生成方法により生成されたテストパターン系
列を用いれば，スキャンインの後，外部入力への値設定
と外部出力値観測を繰り返し，正規の外部入力値の設
定，クロック投入，出力値観測を一連の手続きと考え
て，テストを実施することができる。
【００２９】上述の本発明のテストパターン生成方法で
は，まず，ある故障を検出するテストパターンが求めら
れ，そのパターンによって検出可能な故障を列挙する際
に，本来のテストパターンに対する回路動作を変更せず
にパターンを拡張している。これにより，故障検出率を
改善しつつスキャンイン／アウトの回数を削減して，テ
スト時間の短縮を実現する。
は，まず，ある故障を検出するテストパターンが求めら
れ，そのパターンによって検出可能な故障を列挙する際
に，本来のテストパターンに対する回路動作を変更せず
にパターンを拡張している。これにより，故障検出率を
改善しつつスキャンイン／アウトの回数を削減して，テ
スト時間の短縮を実現する。
【００３０】前述したスキャン回路の特性を示す次のよ
うな値のもとで，テスト時間を計算すると，本発明を適
用した場合には，以下のようになる。 スキャン用クロックの周期 Ｔscan（５００ns） システム用クロックの周期 Ｔsys （２０ns） スキャンレジスタ数 Ｎscan（２０００） パターン数 Ｎpat （１００００） ここで，新たに次の値を定義する。
うな値のもとで，テスト時間を計算すると，本発明を適
用した場合には，以下のようになる。 スキャン用クロックの周期 Ｔscan（５００ns） システム用クロックの周期 Ｔsys （２０ns） スキャンレジスタ数 Ｎscan（２０００） パターン数 Ｎpat （１００００） ここで，新たに次の値を定義する。
【００３１】 １パターン当たりの拡張パターン数 Ｎext （１０） これにより，スキャンイン／アウトの回数は，ほぼ１／
Ｎext 程度で抑えられるので，テスト時間Ｔext は次の
式で与えられる。
Ｎext 程度で抑えられるので，テスト時間Ｔext は次の
式で与えられる。
【００３２】 Ｔext ＝Ｎpat ／Ｎext （Ｎext Ｔsys ＋２ＮscanＴscan） ＝Ｎpat Ｔsys ＋２Ｎpat ＮscanＴscan／Ｎext これら式の値として上記の括弧内の値を仮定すると，Ｔ
ext は約２秒となる。従来技術では，前述のように同じ
条件のもので，テスト時間は約２０秒となるので，従来
技術に比べてテスト時間が大幅に短縮されることがわか
る。入力数が多い回路では，Ｎext の値が更に大きくな
る傾向があるため，テスト時間の短縮率は一層大きくな
る。
ext は約２秒となる。従来技術では，前述のように同じ
条件のもので，テスト時間は約２０秒となるので，従来
技術に比べてテスト時間が大幅に短縮されることがわか
る。入力数が多い回路では，Ｎext の値が更に大きくな
る傾向があるため，テスト時間の短縮率は一層大きくな
る。
【００３３】
【実施例】図２は，本発明の一実施例によるテストパタ
ーン生成処理の例を示す。以下，図２に示す処理〜
に従って説明する。
ーン生成処理の例を示す。以下，図２に示す処理〜
に従って説明する。
【００３４】 テスト対象のスキャン回路について縮
退故障を含む状態を仮定し，その全故障を検出可能であ
るようなすべてのテストパターンが生成されたかどうか
を判定する。全故障の検出が可能なテストパターンが生
成されたならば，テストパターンの生成処理を終了す
る。
退故障を含む状態を仮定し，その全故障を検出可能であ
るようなすべてのテストパターンが生成されたかどうか
を判定する。全故障の検出が可能なテストパターンが生
成されたならば，テストパターンの生成処理を終了す
る。
【００３５】 未検出故障のものがあるならば，その
未検出故障を選択する。 組合せ回路用テストパターン生成処理により，未検
出故障を検出できるようなテストパターンを生成する。
この組合せ回路用テストパターン生成方法として，従来
から種々の方法が知られているが，どのような方法を用
いてもよい。この生成方法については周知技術であるた
め，ここでの詳しい説明は省略する。
未検出故障を選択する。 組合せ回路用テストパターン生成処理により，未検
出故障を検出できるようなテストパターンを生成する。
この組合せ回路用テストパターン生成方法として，従来
から種々の方法が知られているが，どのような方法を用
いてもよい。この生成方法については周知技術であるた
め，ここでの詳しい説明は省略する。
【００３６】 処理により，未検出故障を検出でき
るようなテストパターンの生成に成功したかどうかを判
定する。成功した場合，処理へ進み，成功しなかった
場合，処理へ進む。
るようなテストパターンの生成に成功したかどうかを判
定する。成功した場合，処理へ進み，成功しなかった
場合，処理へ進む。
【００３７】 テストパターンが生成されたならば，
そのテストパターンをもとに，図３または図４に示すパ
ターンの拡張処理を行い，スキャンレジスタにセットさ
れる値を固定したままで外部入力の値を変更して得られ
る有効なテストパターンを生成する。その後，処理へ
戻って同様に処理を繰り返す。
そのテストパターンをもとに，図３または図４に示すパ
ターンの拡張処理を行い，スキャンレジスタにセットさ
れる値を固定したままで外部入力の値を変更して得られ
る有効なテストパターンを生成する。その後，処理へ
戻って同様に処理を繰り返す。
【００３８】 選択した未検出故障を検出できるテス
トパターンの生成に失敗したならば，それを検出不能故
障としてマークし，処理へ戻る。 図３は，本発明の一実施例によるパターン拡張処理の例
を示している。この処理は，請求項２記載の発明に対応
するものである。この処理は，図２に示す処理によっ
て呼び出される。以下，図３に示す処理〜に従って
説明する。
トパターンの生成に失敗したならば，それを検出不能故
障としてマークし，処理へ戻る。 図３は，本発明の一実施例によるパターン拡張処理の例
を示している。この処理は，請求項２記載の発明に対応
するものである。この処理は，図２に示す処理によっ
て呼び出される。以下，図３に示す処理〜に従って
説明する。
【００３９】 図２に示す処理の組合せ回路用テス
トパターン生成処理により生成したテストパターンのう
ち，スキャンレジスタに相当する部分の値を固定する。 これまでに発生させた乱数の発生数が規定数以下で
あるかどうかを判定する。規定数発生させたならば，処
理を終了し，呼び出し元へ制御を戻す。
トパターン生成処理により生成したテストパターンのう
ち，スキャンレジスタに相当する部分の値を固定する。 これまでに発生させた乱数の発生数が規定数以下で
あるかどうかを判定する。規定数発生させたならば，処
理を終了し，呼び出し元へ制御を戻す。
【００４０】 発生数が規定数以下であれば，乱数を
発生させ，外部入力に相当する部分の乱数パターンを設
定する。 処理で固定したレジスタの値と処理で設定した
乱数パターンを入力として，組合せ回路用故障シミュレ
ーションを行い，そのテストパターンによって検出可能
な故障を求める。なお，組合せ回路用故障シミュレーシ
ョンの処理については，従来から一般の組合せ回路に対
して用いられている方法を用いることができるので，こ
こでの詳細な説明は省略する。
発生させ，外部入力に相当する部分の乱数パターンを設
定する。 処理で固定したレジスタの値と処理で設定した
乱数パターンを入力として，組合せ回路用故障シミュレ
ーションを行い，そのテストパターンによって検出可能
な故障を求める。なお，組合せ回路用故障シミュレーシ
ョンの処理については，従来から一般の組合せ回路に対
して用いられている方法を用いることができるので，こ
こでの詳細な説明は省略する。
【００４１】 故障シミュレーションの結果，検出可
能な故障があるかどうかを判定する。検出可能な故障が
ない場合，処理へ戻り，同様に処理を繰り返す。 検出可能な故障があれば，テストパターンの拡張系
列として，そのパターンを追加する。
能な故障があるかどうかを判定する。検出可能な故障が
ない場合，処理へ戻り，同様に処理を繰り返す。 検出可能な故障があれば，テストパターンの拡張系
列として，そのパターンを追加する。
【００４２】 仮定した縮退故障の全故障が検出され
たかどうかを判定し，検出されたならば，処理を終了し
て，呼び出し元へ制御を戻す。そうでなければ，処理
へ戻り，同様に処理を繰り返す。
たかどうかを判定し，検出されたならば，処理を終了し
て，呼び出し元へ制御を戻す。そうでなければ，処理
へ戻り，同様に処理を繰り返す。
【００４３】図４は，本発明の一実施例による他のパタ
ーン拡張処理の例を示している。この処理は，請求項３
記載の発明に対応するものである。この処理は，図２に
示す処理によって呼び出される。以下，図４に示す処
理〜に従って説明する。
ーン拡張処理の例を示している。この処理は，請求項３
記載の発明に対応するものである。この処理は，図２に
示す処理によって呼び出される。以下，図４に示す処
理〜に従って説明する。
【００４４】 図２に示す処理の組合せ回路用テス
トパターン生成処理により生成したテストパターンのう
ち，スキャンレジスタに相当する部分の値を固定する。 仮定される縮退故障のうち未検出故障を選択する。
トパターン生成処理により生成したテストパターンのう
ち，スキャンレジスタに相当する部分の値を固定する。 仮定される縮退故障のうち未検出故障を選択する。
【００４５】 従来の組合せ回路用テストパターン生
成方法を適用することにより，外部入力に設定すべき値
を求める。 処理で固定したレジスタの値と処理で設定した
外部入力の値により，未検出故障が検出可能かどうかを
判定する。
成方法を適用することにより，外部入力に設定すべき値
を求める。 処理で固定したレジスタの値と処理で設定した
外部入力の値により，未検出故障が検出可能かどうかを
判定する。
【００４６】 未検出故障が検出可能であれば，テス
トパターンの拡張系列として，そのパターンを追加す
る。 全故障が検出されたかどうかを判定し，検出された
ならば，処理を終了し，呼び出し元へ制御を戻す。そう
でなければ，処理へ戻り，同様に処理を繰り返す。
トパターンの拡張系列として，そのパターンを追加す
る。 全故障が検出されたかどうかを判定し，検出された
ならば，処理を終了し，呼び出し元へ制御を戻す。そう
でなければ，処理へ戻り，同様に処理を繰り返す。
【００４７】図５は，本発明によって生成されたテスト
パターンを適用してテストを行うときのテスト手順説明
図である。以下，図５に示す処理〜に従って説明す
る。 未適用のテストパターンが残っているかどうかを判
定する。全テストパターンについての適用が終わったな
らば，テストを終了する。
パターンを適用してテストを行うときのテスト手順説明
図である。以下，図５に示す処理〜に従って説明す
る。 未適用のテストパターンが残っているかどうかを判
定する。全テストパターンについての適用が終わったな
らば，テストを終了する。
【００４８】 適用するテストパターンのうち，スキ
ャンレジスタに設定する部分をスキャンインする。 拡張パターンが残っているかどうかを判定する。残
っている場合，処理へ進み，残っていない場合，処理
へ進む。
ャンレジスタに設定する部分をスキャンインする。 拡張パターンが残っているかどうかを判定する。残
っている場合，処理へ進み，残っていない場合，処理
へ進む。
【００４９】 拡張パターンの外部入力値を設定す
る。 設定した外部入力値に対応する外部出力値を観測す
る。その後，処理へ戻り，同様に処理を繰り返す。
る。 設定した外部入力値に対応する外部出力値を観測す
る。その後，処理へ戻り，同様に処理を繰り返す。
【００５０】 拡張パターンがない場合または拡張パ
ターンの適用が終了した場合，正規のテストパターンの
外部入力に相当する部分を外部入力値として設定する。 次に，回路動作用のクロックを投入する。
ターンの適用が終了した場合，正規のテストパターンの
外部入力に相当する部分を外部入力値として設定する。 次に，回路動作用のクロックを投入する。
【００５１】 外部出力の値を観測する。 スキャン出力端子から読み取った（スキャンアウ
ト）値を観測する。その後，処理へ戻り，次のテスト
パターンについて同様に処理を繰り返す。
ト）値を観測する。その後，処理へ戻り，次のテスト
パターンについて同様に処理を繰り返す。
【００５２】以上のように本発明により生成したテスト
パターンを用いれば，拡張パターンに対して，スキャン
イン／アウトを行うことなくテストを実施することがで
き，テスト時間を短縮することが可能になる。
パターンを用いれば，拡張パターンに対して，スキャン
イン／アウトを行うことなくテストを実施することがで
き，テスト時間を短縮することが可能になる。
【００５３】次に，図６を参照し，テストパターン拡張
による故障検出の具体例について説明する。図６の
（ａ）に示すようなスキャン回路に本発明を適用するも
のとする。まず，スキャン回路内部の未検出故障として
インバータの入力の０縮退故障を選択して，従来の組合
せ回路用テストパターン生成方法を適用する。この適用
結果が図６に示す（ｂ）の状態である。なお，ここでは
スキャンレジスタの値として１を仮定している。
による故障検出の具体例について説明する。図６の
（ａ）に示すようなスキャン回路に本発明を適用するも
のとする。まず，スキャン回路内部の未検出故障として
インバータの入力の０縮退故障を選択して，従来の組合
せ回路用テストパターン生成方法を適用する。この適用
結果が図６に示す（ｂ）の状態である。なお，ここでは
スキャンレジスタの値として１を仮定している。
【００５４】次に，求められたパターン（Ｘ，１）によ
って検出可能な故障をすべて求める操作を行なう。この
場合，従来のテストパターン生成方法では，パターン中
のＸ値に対し，０，１を適当に割り振り故障シミュレー
ションを適用している。例えば，図６に示す（ｃ）のよ
うに（１，１）などとする。
って検出可能な故障をすべて求める操作を行なう。この
場合，従来のテストパターン生成方法では，パターン中
のＸ値に対し，０，１を適当に割り振り故障シミュレー
ションを適用している。例えば，図６に示す（ｃ）のよ
うに（１，１）などとする。
【００５５】これに対し，本実施例では次の手順に従っ
てテストパターンを拡張する。スキャンレジスタからの
入力値が１に固定されている条件の下で，外部入力の値
を変更する。例えば，外部入力を（０，０）とすること
で，図６の（ｄ）に示した５個の縮退故障を検出でき
る。なお，図６に示す（ｅ）の故障はスキャンレジスタ
につながる信号線の値を変更するが，拡張パターンにつ
いてはスキャンアウトを行なわないので，これらの故障
は検出できない。インバータの出力ピンの故障のよう
に，スキャンアウトを行わなければ検出できないものに
ついては，正規のパターンによってテストする必要があ
る。
てテストパターンを拡張する。スキャンレジスタからの
入力値が１に固定されている条件の下で，外部入力の値
を変更する。例えば，外部入力を（０，０）とすること
で，図６の（ｄ）に示した５個の縮退故障を検出でき
る。なお，図６に示す（ｅ）の故障はスキャンレジスタ
につながる信号線の値を変更するが，拡張パターンにつ
いてはスキャンアウトを行なわないので，これらの故障
は検出できない。インバータの出力ピンの故障のよう
に，スキャンアウトを行わなければ検出できないものに
ついては，正規のパターンによってテストする必要があ
る。
【００５６】この拡張されたテストパターンによるテス
ト手順は以下の通りとなる。 (1) スキャンイン Ｄフリップフロップに１を設定 (2) 拡張パターン（０，０）設定 → 外部出力観測 （もし，他の拡張パターンがあれば，ここで設定と観測を繰り返す。） (3) 正規パターン（１，１）設定 (4) クロック投入 → 外部出力観測 (5) スキャンアウト Ｄフリップフロップの値を観測 以上の処理における拡張パターンの求め方は，図３で説
明した乱数を加える方法と，図４で説明した未検出故障
に対して組合せ回路のテストパターン生成手法を適用す
る方法の二通りがある。前者の場合は，パターン発生の
手間は小さいが，検出可能な故障を確実に求める得る保
証はない。一方，後者の場合は，処理量は大きくなるも
のの，記憶素子からの論理値を固定した条件の下で，検
出可能な故障をすべて見つけ出すことができるため，故
障検出率を高める効果がある。
ト手順は以下の通りとなる。 (1) スキャンイン Ｄフリップフロップに１を設定 (2) 拡張パターン（０，０）設定 → 外部出力観測 （もし，他の拡張パターンがあれば，ここで設定と観測を繰り返す。） (3) 正規パターン（１，１）設定 (4) クロック投入 → 外部出力観測 (5) スキャンアウト Ｄフリップフロップの値を観測 以上の処理における拡張パターンの求め方は，図３で説
明した乱数を加える方法と，図４で説明した未検出故障
に対して組合せ回路のテストパターン生成手法を適用す
る方法の二通りがある。前者の場合は，パターン発生の
手間は小さいが，検出可能な故障を確実に求める得る保
証はない。一方，後者の場合は，処理量は大きくなるも
のの，記憶素子からの論理値を固定した条件の下で，検
出可能な故障をすべて見つけ出すことができるため，故
障検出率を高める効果がある。
【００５７】先の実施例で，後者を適用した例を図７に
示す。正規の入力は（１，１）であるが，この場合，Ｏ
Ｒゲートの出力の１縮退故障ＳＡ１を検出できないた
め，スキャンレジスタからの入力が１であるという条件
の下で，この故障を検出するパターンを求める。
示す。正規の入力は（１，１）であるが，この場合，Ｏ
Ｒゲートの出力の１縮退故障ＳＡ１を検出できないた
め，スキャンレジスタからの入力が１であるという条件
の下で，この故障を検出するパターンを求める。
【００５８】まず，（ａ）の状態において，外部入力に
すでに１が設定されているが，含意操作では他に値が定
まらない。次に，故障を検出するためにＯＲゲートの出
力を０にする入力を求める。これにより（ｂ）に示すよ
うに，ＯＲゲートの両方の入力が０に決定される。した
がって，（ｃ）に示すように，ＯＲゲートの入力に直接
つながる外部入力の値を０，ＡＮＤゲートの残りの入力
も０にすればよいことが分かる。ＯＲゲートの出力は外
部出力に直結しているため，以上の処理でテストパター
ン（０，０）が求められることになる。
すでに１が設定されているが，含意操作では他に値が定
まらない。次に，故障を検出するためにＯＲゲートの出
力を０にする入力を求める。これにより（ｂ）に示すよ
うに，ＯＲゲートの両方の入力が０に決定される。した
がって，（ｃ）に示すように，ＯＲゲートの入力に直接
つながる外部入力の値を０，ＡＮＤゲートの残りの入力
も０にすればよいことが分かる。ＯＲゲートの出力は外
部出力に直結しているため，以上の処理でテストパター
ン（０，０）が求められることになる。
【００５９】以上のように，本発明では，ある故障を検
出する入力データが求められた後で，その入力データに
対して，記憶素子の値をスキャンインした後，外部入力
の値の変更ならびに外部出力の値の観測を適当な回数だ
け繰り返し，引き続き正規の入力パターンを投入してク
ロックを打って記憶素子の値をスキャンアウトする，と
いう一連のテスト手順を想定する。そのため，記憶素子
部の値を固定した状態で検出可能な故障のためのパター
ンを加えて，入力データを拡張する。これによって，当
初のデータで検出可能な故障だけでなく，そのデータに
近い入力データで検出可能な故障も求めてしまうことが
でき，その結果，故障検出率を高めると同時に，スキャ
ンイン／アウト回数を削減してテスト時間の短縮を実現
することが可能になる。
出する入力データが求められた後で，その入力データに
対して，記憶素子の値をスキャンインした後，外部入力
の値の変更ならびに外部出力の値の観測を適当な回数だ
け繰り返し，引き続き正規の入力パターンを投入してク
ロックを打って記憶素子の値をスキャンアウトする，と
いう一連のテスト手順を想定する。そのため，記憶素子
部の値を固定した状態で検出可能な故障のためのパター
ンを加えて，入力データを拡張する。これによって，当
初のデータで検出可能な故障だけでなく，そのデータに
近い入力データで検出可能な故障も求めてしまうことが
でき，その結果，故障検出率を高めると同時に，スキャ
ンイン／アウト回数を削減してテスト時間の短縮を実現
することが可能になる。
【００６０】
【発明の効果】以上説明したように，本発明によれば，
ある故障を検出するテストパターンを発見した後で，当
該パターンに対してパターン拡張を行なうことによっ
て，回路の応答を変えることなく，検出可能故障を増や
すことが可能となる。１回のスキャンインによって検出
可能な故障が増えるため，全体としてスキャンイン／ア
ウトの回数を削減することが可能となり，スキャン回路
の問題であったテスト時間を大幅に削減することが可能
となる。
ある故障を検出するテストパターンを発見した後で，当
該パターンに対してパターン拡張を行なうことによっ
て，回路の応答を変えることなく，検出可能故障を増や
すことが可能となる。１回のスキャンインによって検出
可能な故障が増えるため，全体としてスキャンイン／ア
ウトの回数を削減することが可能となり，スキャン回路
の問題であったテスト時間を大幅に削減することが可能
となる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例によるテストパターン生成処
理の例を示す図である。
理の例を示す図である。
【図３】本発明の一実施例によるパターンの拡張処理の
例を示す図である。
例を示す図である。
【図４】本発明の一実施例によるパターンの拡張処理の
例を示す図である。
例を示す図である。
【図５】本発明によって生成されたテストパターンを適
用してテストを行うときのテスト手順説明図である。
用してテストを行うときのテスト手順説明図である。
【図６】本発明の一実施例に係るテストパターン拡張に
よる故障検出説明図である。
よる故障検出説明図である。
【図７】本発明の一実施例による拡張パターンの生成例
説明図である。
説明図である。
【図８】本発明に関連するテストパターンの適用対象と
なる順序回路（スキャン回路）モデルの説明図である。
なる順序回路（スキャン回路）モデルの説明図である。
【図９】従来のテスト手順説明図である。
１０ 計算機 １１ 組合せ回路用パターン生成処理 １２ パターンの拡張処理 １３ａ〜１３ｆ テストパターン １４ 組合せ回路部 １５ 記憶素子部 １６ スキャンレジスタ
Claims (3)
- 【請求項１】 スキャンレジスタ(16)で構成される記憶
素子部(15)と，外部入力および前記記憶素子部(15)から
の値の入力を行い，外部出力および前記記憶素子部(15)
への値の出力を行う組合せ回路部(14)とからなる全スキ
ャンの同期式順序回路における縮退故障のテストパター
ンを，計算機(10)によって生成するスキャン回路のテス
トパターン生成方法において，ある未検出故障に対し
て，組合せ回路に対するテストパターン生成方法を用い
て組合せ回路用テストパターンを生成する処理過程(11)
と，生成された組合せ回路用テストパターンによって定
められる値のうち，前記記憶素子部(15)のスキャンレジ
スタ(16)にセットされる値を固定したままで外部入力の
値を変更し，その外部出力の値を観測することにより異
なる故障を検出するようにテストパターン系列を作るパ
ターンの拡張処理過程(12)とを備え，スキャンレジスタ
(16)にセットされる値を固定した状態で検出できる故障
のテストパターンを拡張パターンとして追加することに
より，スキャン回路のテストパターンを生成することを
特徴とするスキャン回路のテストパターン生成方法。 - 【請求項２】 請求項１記載のスキャン回路のテストパ
ターン生成方法において，前記パターンの拡張処理過程
(12)では，前記スキャンレジスタ(16)にセットされる値
を固定した状態で，外部入力に乱数パターンを加え，故
障シミュレーションによってさらに検出可能な故障を調
べることにより，テストパターン系列に加えるパターン
を選び出すことを特徴とするスキャン回路のテストパタ
ーン生成方法。 - 【請求項３】 請求項１記載のスキャン回路のテストパ
ターン生成方法において，前記パターンの拡張処理過程
(12)では，未検出故障を選択して組合せ回路用テストパ
ターン生成方法を適用することにより外部入力に設定す
べき値を求め，テストパターン系列に求めた値のパター
ンを加えることを特徴とするスキャン回路のテストパタ
ーン生成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279316A JPH05119122A (ja) | 1991-10-25 | 1991-10-25 | スキヤン回路のテストパターン生成方法 |
| DE69229160T DE69229160T2 (de) | 1991-10-25 | 1992-10-26 | Prüfmustererzeugungsverfahren für Abtastschaltung |
| EP92118252A EP0540967B1 (en) | 1991-10-25 | 1992-10-26 | A method for generating test patterns for use with a scan circuit |
| US07/966,338 US5588008A (en) | 1991-10-25 | 1992-10-26 | Method for generating test patterns for use with a scan circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279316A JPH05119122A (ja) | 1991-10-25 | 1991-10-25 | スキヤン回路のテストパターン生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05119122A true JPH05119122A (ja) | 1993-05-18 |
Family
ID=17609475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279316A Withdrawn JPH05119122A (ja) | 1991-10-25 | 1991-10-25 | スキヤン回路のテストパターン生成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5588008A (ja) |
| EP (1) | EP0540967B1 (ja) |
| JP (1) | JPH05119122A (ja) |
| DE (1) | DE69229160T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751767B1 (en) | 1999-09-29 | 2004-06-15 | Nec Electronics Corporation | Test pattern compression method, apparatus, system and storage medium |
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| JPH09145800A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | テストパターン生成方式 |
| US7231571B2 (en) * | 2005-04-28 | 2007-06-12 | Yardstick Research, L.L.C. | Single-pass methods for generating test patterns for sequential circuits |
| US7958421B2 (en) | 2007-08-16 | 2011-06-07 | Yardstick Research, Llc | Single-pass, concurrent-validation methods for generating test patterns for sequential circuits |
| US8156395B2 (en) * | 2008-07-28 | 2012-04-10 | Yardstick Research, Llc | Methods for generating test patterns for sequential circuits |
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| KR900001976B1 (ko) * | 1984-11-01 | 1990-03-30 | 가부시끼가이샤 히다찌세이사꾸쇼 | 다수 개의 패턴 발생기를 포함하는 패턴 검사 장치 |
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| US4687988A (en) * | 1985-06-24 | 1987-08-18 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US4801870A (en) * | 1985-06-24 | 1989-01-31 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US4745355A (en) * | 1985-06-24 | 1988-05-17 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
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| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| US4931723A (en) * | 1985-12-18 | 1990-06-05 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
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- 1991-10-25 JP JP3279316A patent/JPH05119122A/ja not_active Withdrawn
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1992
- 1992-10-26 US US07/966,338 patent/US5588008A/en not_active Expired - Lifetime
- 1992-10-26 EP EP92118252A patent/EP0540967B1/en not_active Expired - Lifetime
- 1992-10-26 DE DE69229160T patent/DE69229160T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5588008A (en) | 1996-12-24 |
| DE69229160T2 (de) | 1999-12-09 |
| EP0540967A3 (en) | 1994-11-23 |
| DE69229160D1 (de) | 1999-06-17 |
| EP0540967B1 (en) | 1999-05-12 |
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