JPH0628896A

JPH0628896A - Ｂｉｓｔによるメモリのテスト方法

Info

Publication number: JPH0628896A
Application number: JP4203196A
Authority: JP
Inventors: Tatsuo Baba; 龍雄馬場
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-07-08
Filing date: 1992-07-08
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】外部から特別な制御を必要とすることなしに正
確なテスト結果を得ることができるＢＩＳＴによるメモ
リのテスト方法を提供する。【構成】予めセルに書込みを行う段階で書込んだデータ
を一旦読み出して書き込みデータの反転データを期待値
として比較動作を行い、その比較結果を外部に知らせ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信頼性の高いメモリ用
組込み自己テスト法（ＢＩＳＴ：Ｂuilt-InＳelf-Ｔes
t)に関するものである。

【０００２】

【従来の技術】カスタムＬＳＩに搭載されるＲＡＭの機
能テストを容易化するため、ＢＩＳＴ技術が注目されて
いる（参考文献：（１）樹下：“ＶＬＳＩのテスト容易
化設計技術の研究動向”，情報処理，ｖｏｌ．３０，ｎ
ｏ．１２，ｐｐ１４５１−１４６０（１９８９）；及び
参考文献：（２）玉本：“メモリにおけるテスト容易化
設計法”，情報処理，ｖｏｌ．３０，ｎｏ．１２，ｐｐ
１４６７−１４７２（１９８９）参照〕。この手法は、
ＬＳＩにテスト回路（ＢＩＳＴ回路）を搭載しＬＳＩ内
部で自動的にＲＡＭのテストを行うものである。ＢＩＳ
Ｔの利点には次のようなものがある。高価なテスタを必要としない（ＬＳＩ外部でテスト
パタンを生成する必要がない）。外部から直接テストできないＲＡＭのテストにおい
て、高いテスト品質（高い故障検出率）が得られる。必要な端子数及び配線領域が少ない。

【０００３】しかし以上のような利点がある反面、ＢＩ
ＳＴ回路がＬＳＩに搭載されることから、ＢＩＳＴ回路
の故障により正しいテスト結果が得られない危険性があ
る。この問題点を説明するため、まずＢＩＳＴの概要、
使用するテストパタン（マーチパタン）、具体的なテス
ト回路構成例について述べ、次にＢＩＳＴを用いる場合
の問題点について述べる。

【０００４】ＢＩＳＴの概要基本的に図５に示すように、パタン生成部と比較部から
構成される。図では簡単のため、４ワード×１ビット構
成のＲＡＭに適用した場合を示してある。外部からＢＩ
ＳＴに印加する信号／ＢＩＳＴから外部に出力する信号
は以下の４種類である。

【０００５】ＢＩＳＴに印加する信号テストモード信号ＴＭ（ハイレベル“Ｈ”でテスト
モード／ロウレベル“Ｌ”で通常動作モード）クロックＴＣＫ

【０００６】ＢＩＳＴからの出力信号テスト結果を知らせる信号Ｔ−ＦＡＩＬ（ＲＡＭが
良品であれば“Ｌ”／不良品であれば“Ｈ”）テスト終了を知らせる信号Ｔ−ＥＮＤ（テスト中は
“Ｌ”／テストが終了すると“Ｈ”）動作を述べる。Ｔ
Ｍが“Ｈ”になってテストモードに入ると、クロックに
従いパタン生成部からアドレス（Ａ０，Ａ１）、書き込
みデータ（Ｄ１０）、書き込み制御信号ＷＥＮが生成さ
れＲＡＭに与えられる。またＲＡＭから読み出されたデ
ータは比較部で期待値（正解データ）と照合され一回で
も不一致が検出されるとＴ−ＦＡＩＬが“Ｈ”となる。
一旦Ｔ−ＦＡＩＬが“Ｈ”に変わると、ＴＭが“Ｌ”に
なるまで（すなわちテストモードが終了するまで）
“Ｈ”を保持する。従って、テストが終了した後にＴ−
ＦＡＩＬを確認すれば、ＲＡＭが良品か否かを判別する
ことができる。テスト終了はＴＥＮＤが“Ｈ”になるこ
とで確認される。

【０００７】次にテストパタンについて説明する。テス
トパタンとしては既にＲＡＭ用に多くのパタンが提案さ
れており、ＢＩＳＴでもこれらのパタンを用いることが
できる。中でもマーチパタンは固定故障の全てを検出で
きしかも比較的パタン長が短いことから、機能テスト用
の標準パタンとしてよく用いられる（参考文献：（３）
Ｍ．Ｆranklin et. al. :"Ｂuilt-in self-testing of
random-acccss memorise”，Ｃomputer ，ｖｏｌ．２
３, ｎｏ．１０，ｐｐ４５−５６（Ｏct. １９９０）；
及び参考文献：（４）Ｈ．Ｋoike et. al.：“ＡＢＩ
ＳＴ scheme using microprogram ＲＯＭ for large c
apacity mcmories" ，in Ｐroc. ＩＴＣ，pp８１５−
８２２（Ｓept.１９９０）参照〕。そこで以下、テスト
パタンとしてマーチパタンを用いることを前提に説明を
行なう。また故障としては、最も発生頻度の高くあるノ
ードが“Ｈ”または“Ｌ”に固定してしまう故障である
固定故障だけを考えて説明を行なう。図５を用いてこの
マーチパタンについて説明する。

【０００８】マーチパタンの概要マーチパタンについては既に多くの改良案が提案されて
いるが、ここではその中でもハード量が少なくＢＩＳＴ
に適したパタンを例にして概要を述べる。マーチパタン
の実行手順は図６に示す計６ステップからなる。なおこ
の図において示されたステップアドレスとは、上記６ス
テップを識別するために用いられる３ビット（Ｓ２，Ｓ
１，Ｓ０）の信号である。各ステップの役割を以下に述
べる。第１ステップ：最下位アドレスのセルから最上位アドレ
スのセルに向かって順番に、全セルに「０」書き込みＷ
「０」を行なう（バックグラウンド「０」の書き込
み）。第２ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最下位アドレスのセルから最上位アドレス
のセルに向かって順番に行なう（着目しているセルから
記憶情報を読み出し、読み出し結果が期待値（正解値）
「０」と一致しているかどうかの検査Ｒ「０」をする。
次に同じセルに対し「１」書き込みＷ「１」を行な
う）。第３ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最上位アドレスのセルから最下位アドレス
のセルに向かって順番に行なう（着目しているセルから
記憶情報を読み出し、読み出し結果が期待値（正解値）
「１」と一致しているかどうかの検査Ｒ「１」をする。
次に同じセルに対し「０」書き込みを行なう）。第４ステップ：最下位アドレスのセルから最上位アドレ
スのセルに向かって順番に、全セルに「１」書き込みを
行なう（バックグラウンド「１」の書き込み）。第５ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最下位アドレスのセルから最上位アドレス
のセルに向かって順番に行なう（着目しているセルから
記憶情報を読み出し、読み出し結果が期待値（正解値）
「１」と一致しているかどうかの検査Ｒ「１」をする。
次に同じセルに対し「０」書き込みを行なう）。第６ステップ：以下に示す連続した読み出し動作と書き
込み動作を、最上位アドレスのセルから最下位アドレス
のセルに向かって順番に行なう（着目しているセルから
記憶情報を読み出し、読み出し結果が期待値（正解値）
「０」と一致しているかどうかを検査する。次に同じセ
ルに対し「１」書き込みを行なう）。

【０００９】なお、図に示すようにバックグラウンドス
テップでは、各セルに対し２度連続して同一データを書
き込む。しかし２度目に行なう書き込み動作は、機能テ
ストをする上では意味のないダミー動作である。ダミー
動作を入れる理由を以下に述べる。バックグラウンド以
外のステップでは各セルに対し２度連続してアクセスす
る。このためバックグラウンドステップでダミー動作を
入れないと、他のステップとアドレスの周波数が異なっ
てしまい、周波数変換回路を設ける必要が生じる。そこ
でバックグラウンドステップではダミー動作を入れ、全
ステップでアドレスの周波数を一致させた。こうすれば
周波数変換回路が要らず、その分ハード量を削減するこ
とができる。

【００１０】次に、図７の信号波形と図８の回路構成例
を用いて、第１ステップの各信号の動作を述べる。アドレス信号は２サイクル毎に１ビットずつカウン
トアップする。書き込み制御信号ＷＥＮは、各サイクルで一定期間
“Ｌ”である。書き込みサイクルの後半ではＷＥＮを
“Ｈ”にする。これは書き込みのために大振幅動作させ
たビット線のレベルを、読み出し動作時のレベルに戻す
ためである。もし戻さない別のセルを選択すると、その
セルの記憶情報が破滅される危険がある）。「０」書き込みであるから書き込みデータＤ１０は
“Ｌ”固定である。比較部活性化信号ＣＯＭＰは、書き込み動作である
から“Ｌ”固定であり、比較部は動作しない。期待値としては書き込みデータの反転データ（すな
わち“Ｈ”）である。比較結果取り込み信号Ｌ１はＴＣＫの反転信号であ
る。ラッチ回路クリア信号ＣＬＮは“Ｈ”固定（動作モ
ード）である。

【００１１】なお、ＣＯＭＰが“Ｌ”固定であることか
ら第１ステップでは比較部は動作しない。従って比較部
に印加される他の信号と期待値に関して、特に制限はな
い。しかし第２ステップ以降の動作を考えて、から
に関しては上記のように設定する。基本的にパタン生成
部では、ＴＣＫにより駆動されるカウンタの出力を用い
てテストに必要なパタンを生成する。上記の信号は、第
２ステップ以降の動作も考慮する以下の論理で生成する
ことができる。Ａ０＝Ｔ２ＷＥＮ＝〜ＴＣＫ＋Ｔ１・Ｃ１Ｄ１０＝Ｓ０ＣＯＭＰ＝Ｔ１・Ｃ１期待値＝〜Ｓ０Ｌ１＝〜ＴＣＫＣＬＮ＝ＴＭここで

【００１２】

【数１】Ｔ１，Ｔ２はそれぞれＴＣＫの２倍，４倍の周期を持つ
カウンタ出力、「〜」は反転を表し、

【００１３】

【外１】は排他的論理和を表す。

【００１４】

【発明が解決しようとする課題】ＢＩＳＴを用いてテストを行なう場合の問題点もしＢＩＳＴ回路に故障が存在せずテストパタンが同一
であれば、テスタを用いて外部から行なったテスト結果
とビストで行なったテスト結果とは一致する。しかしチ
ップ内の他の回路と同様に、ＢＩＳＴ回路も故障する可
能性がある。ＢＩＳＴが故障することにより発生する問
題は、以下の２種類に分けられる。良品のＲＡＭを不良品と判定する場合不良品のＲＡＭを良品と判定する場合これらの内、特に問題となるのは後者である。何故なら
この場合には、故障の存在するＬＳＩ（不良品）を出荷
してしまうからである。従ってここでは、不良品のＲＡ
Ｍを良品と判定してしまう場合が発生するか否かに着目
して問題点を述べる。ＢＩＳＴの概要で述べたように、
ＢＩＳＴ回路はパタン生成部と比較部の２ブロックから
構成される。

【００１５】これらのブロックの内、まずパタン生成部
に故障が存在した場合を考える。例えばパタン生成部に
故障がありアドレス信号Ａ０が“Ｌ”固定であったとす
る。先に述べたように、マーチパタンは全ての固定故障
を検出する能力がある。しかもマーチパタンを用いたテ
ストでは、パタン生成部内に故障があるかＲＡＭ内に故
障があるかに関係なく、セルを選択する際にＡ０が
“Ｌ”固定であることだけが問題となる。従ってパタン
生成部内の故障により正常な入力パタンが生成されない
場合には、マーチパタンによるテストで不良と判定され
る。上記の例ではアドレスＡ０をとりあげたが、パタン
生成部に故障が存在することにより他のアドレス，書き
込みデータ，書き込み制御信号が正常に生成できない場
合でも全く同様にテスト結果は不良となる。従って、パ
タン生成部に故障が存在する場合には、不良品のＲＡＭ
を誤って良品と判定する危険性はなく、最悪の事態には
至らない。次に比較部に故障があった場合を考える。例
えばＴ−ＦＡＩＬを取り込むラッチ回路に故障があり、
出力（Ｔ−ＦＡＩＬ）が“Ｌ”固定になったとする。こ
の場合には比較部で故障を検出しても、故障情報は外部
に伝搬しない。また、たとえＢＩＳＴ回路に故障はなく
ても、ＢＩＳＴからの出力を外部へ取り出すための配線
が断線していればやはりテスト結果は外部へ伝搬しな
い。当然これらの中には、故障が存在するにもかかわら
ず外部に故障情報が伝搬しない可能性が含まれる。従っ
て、比較部に故障が存在する場合には、不良品のＲＡＭ
を良品と判定してしまう危険性がある。

【００１６】この問題を回避するためには、読み出しデ
ータと期待値との間に不一致が検出された場合にＴ−Ｆ
ＡＩＬが正しく“Ｈ”となることを外部から確認する必
要がある。このためには、外部からテスタを用いてまず
ＢＩＳＴ自体のテストを行ない、ＢＩＳＴ回路が良品で
あることを確認してからＲＡＭのテストを行なえば良
い。しかしこのような手法を採れば、先に上げたＢＩＳ
Ｔの利点，を生かすことができない。

【００１７】本発明の目的は、外部から特別な制御を必
要とすることなしに上記の問題を解決して正確なテスト
結果を得ることができるＢＩＳＴによるメモリのテスト
方法を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、予めセルに書き込みを行なう段
階で同時に比較部の動作を確認し外部にそのテスト結果
を知らせる。

【００１９】

【作用】本発明のテスト方法を用いれば、外部から特別
な制御を必要とすることなく、また従来のＢＩＳＴと同
じ端子数のままでＢＩＳＴ回路自体のテストを行うこと
ができる。

【００２０】

【実施例１】本発明の第一の実施例を図１の信号波形、
図２の回路構成例に示す。従来例との違いは、第１ステ
ップで行なっているダミー動作を書き込み動作から読み
出し動作に変更し、この読み出し動作時に比較部のテス
トを行なうところにある。動作を具体的に説明する。ダ
ミーの読み出し動作を行なうサイクルで、読み出された
データを期待値と照合する際に、期待値として書き込み
データの反転データを用いる。こうすれば照合の結果、
期待値との不一致が検出されるはずであり、このときに
正常にＴ−ＦＡＩＬが“Ｈ”になるか否かをチップ外部
から確認することができる。また一旦Ｔ−ＦＡＩＬが
“Ｈ”になるとＬ１によりラッチ回路に取り込まれラッ
チされるが、クリア信号によりクリアすることができ
る。従って、本来の比較動作を行なう第２ステップ以降
にはなんの影響も与えない。このような動作を行なわせ
るため、各信号の生成は以下のような論理に変更され
る。（変更された信号のみを示す）

【００２１】

【数２】

【００２２】

【数３】

【００２３】第１ステップにおいて比較部は、機能テス
トを行なう上では動作する必要はなく、当然比較部には
なんらのテスト結果も蓄積されていない。従って第１ス
テップであれば、比較部に対し、比較部テストのための
動作を行なわせても問題はない。比較部のテストを行な
うためには、不一致を検出した場合の動作を一回行なわ
せれば良い。しかしたとえば、ある１サイクルのみで比
較部のテストを行なわせるためには、第１ステップの中
で、その１サイクルのみに限定してテストのための動作
を行なわせなければならない。このため必要な信号の生
成には、第１の実施例に比べさらに多くのハード量を必
要とする。そこで第１の実施例としては、第１ステップ
の全てのダミー動作で比較部の検査を行なう例を示し
た。しかし当然、ある１サイクルのみで比較動作を行な
わせることも可能である。一般に機能テストを行なう時
ＴＣＫの周波数は、ＲＡＭの性能に比べ数分の一から一
桁程度低い値である。従って書き込みサイクルの後半
（ＷＥＮが“Ｈ”となり実質的には読み出し動作）を用
いて、上記の手法で比較部のテストを行なうことも可能
である。

【００２４】

【実施例２】本発明の第２の実施例を図３に示す。第１
の実施例との違いはＢＩＳＴ自己テストのための期待値
をアドレス信号を用いて生成している点である。この理
由を以下に述べる。１ワードが複数ビットで構成されて
いるＲＡＭ（多ビット幅ＲＡＭ）の場合には、読み出さ
れた出力に対し各ビット毎に期待値と照合しなければな
らない。この結果、１ビットでも不一致が検出されれば
Ｔ−ＦＡＩＬ信号を“Ｈ”に立ち上げる。このため第１
の実施例と異なり比較部において、各ビットに対する照
合回路と照合結果のＯＲを採る部分（図３で破線で示し
た部分）に複数の並列な経路が存在する。この経路の数
は１ワード分のビット数に等しく、図３の例では４ワー
ド×２ビット構成であるから経路は以下の２通りとな
る。Ｄout0に対する経路（Ｄout0→ＸＯＲ０→ＯＲ０）Ｄout1に対する経路（Ｄout1→ＸＯＲ１→ＯＲ０）比較部のテストにおいては、上記の２通りの経路につい
てそれぞれ独立に確認しなければならない。すなわち、
Ｄout0に対する照合結果のみが不一致だった場合とＤou
t1に対する照合結果のみが不一致だった場合の２通りの
テストを行なわなければならない。このためには、図３
の例で示せば表１に示す２種類の期待値が必要になる。

【００２５】

【表１】

【００２６】しかし第１ステップで生成される書き込み
データ及び期待値は、１ワード分の全ビットに対して一
様に「０」または「１」であり上記のようなパタンは生
成されない。そこで本実施例では、各ビット毎にアドレ
スデコーダと、期待値を切替えるためのセレクタＳを付
加して必要な期待値を生成できるようにした。セレクタ
Ｓでは、ＳＳ＝“Ｈ”で入力端子ｂと出力端子が導通
し、ＳＳ＝“Ｌ”で入力端子ａと出力端子が導通する。
具体的にはＲＡＭに供給するアドレス信号を用いて、各
出力ビットの期待値をアドレスが変化する度に１ビット
ずつ順番に「１」（着目しているビット以外は全て
「０」）に設定する。こうすれば必要な期待値を生成す
ることができる。そこで、第１ステップでＴ−ＦＡＩＬ
が１ワード部のビット数だけ連続して立ち上がることを
外部から確認すれば、比較部が良品であることがわか
る。

【００２７】

【実施例３】第３の実施例を図４に示す。第２の実施例
との違いは、ＢＩＳＴ自己テスト時の期待値としてアド
レス信号そのものを用いている点である。動作を具体的
に説明する。図４の例では４ワード×２ビット構成だか
ら、例えばアドレス信号（Ａ０，Ａ１）をそれぞれ出力
（Ｄout0，Ｄout1）の期待値とする。こうすれば第１ス
テップの読み出し動作４サイクルで期待値は次の表２の
ようになる。

【００２８】

【表２】

【００２９】この表から明らかなように、必要な期待値
パタンは第２，第３サイクルで得られる。従って、例え
ば第２サイクルから第４サイクルまでの読み出しサイク
ルの照合結果（Ｔ−ＦＡＩＬ）を外部から確認すれば比
較部の検査を行うことができる。すなわち、各サイクル
でＴ−ＦＡＩＬが“Ｈ”になることが確認されれば、比
較部は良品であることがわかる。第１サイクルは書き込
みデータと期待値が双方とも「０」であるため、ＲＡＭ
とＢＩＳＴが双方とも良品であれば、Ｔ−ＦＡＩＬは
“Ｌ”になる。逆に言えば第１サイクルでＴ−ＦＡＩＬ
が“Ｈ”になれば、その時点でＲＡＭあるいはＢＩＳＴ
に故障が存在することが判明する。

【００３０】本実施例で期待値を生成するために必要な
ハード量は、図からわかるように切替え回路とこの切替
え回路を制御する信号の生成回路のみであり以下の式で
与えられる。ハード量（ゲート数）＝４Ｎ＋２ただしＮ：１ワード分のビット数この式からＮ＝３２ビットの場合について求めてみる
と、第２の実施例で示した構成で２９０ゲート必要であ
るのに対し、本発明の実施例では上式から１３０ゲート
で済むことがわかる。ただし本実施例は、アドレス信号
数が１ワード分のビット数より小さい場合にはこのまま
では適用できない。しかし例えば４ワード×４ビット構
成を例にとると、出力４ビット（Ｄout0, Ｄout1，Ｄou
t2，Ｄout3）に対し、表２のようにアドレスを期待値と
して割り当てる。こうすれば完全ではないが、ある程度
のＢＩＳＴ回路に対する故障検出能力を得ることができ
る。

【００３１】

【表３】

【００３２】これまで第１，第２，第３の実施例を用い
て述べた手法は、単体ＲＡＭに対するＢＩＳＴ回路の自
己テスト手法としても同様の効果がある。またこれまで
の説明ではマーチパタンを前提として説明を行なってき
たが、ＲＡＭ用のテストパタンは、マーチパタンに限ら
ず全て書き込み動作から始まる。従って書き込みを行な
う段階で比較部の検査を行なう本発明の手法は、全ての
ＲＡＭ用テストパタンに適用することができる。

【００３３】

【発明の効果】以上説明したように、本発明のテスト方
法を使えばＢＩＳＴ回路自体が正常動作することを確認
できるため信頼性の高いテストを行なうことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すタイムチャートで
ある。

【図２】本発明の第１の実施例を示すブロック図であ
る。

【図３】本発明の第２の実施例を示すブロック図であ
る。

【図４】本発明の第３の実施例を示すブロック図であ
る。

【図５】ＢＩＳＴの概念図である。

【図６】マーチパタンの実行手順を示す図である。

【図７】従来例のテスト方法を示すタイムチャートであ
る。

【図８】従来のテスト方法を説明するためのブロック図
である。

【符号の説明】

ＸＯＲ排他的論理和回路ＤＦＦディレイドフリップフロップ

Claims

【特許請求の範囲】

【請求項１】書き込み読み出し可能なメモリのテスト
において、予めセルに「１」または「０」を書き込むス
テップで、メモリに書き込んだデータを一旦読み出し、
前記書き込んだデータの反転データを期待値として比較
動作を行ない、そのテスト結果を知らせることを特徴と
するＢＩＳＴによるメモリのテスト方法。