JP3811528B2 - 多重ビットテスト用のメモリテストシステム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのテストシステムに関し、特に、多重ビット(Multi bit) テスト可能なメモリテストシステムのパターン発生器に関する。
【０００２】
【従来の技術】
半導体メモリの容量が増してテスト時間が増加していくにつれて多様なテスト方法が提案されている。その中の一つの方法として、多重ビットテスト方法が利用されている。即ち、通常のテスト方法によれば、１つのメモリセルにテストデータの１ビットを書込んだ後にこれを読出して論理比較器(logic comparator)で書込データと読出データとを比較判別することでメモリセルの不良を判断しているが、これに対して多重ビットテスト方法は、テストデータの１ビットを多数のメモリセルに同時に書込んだ後にこれらを一斉に読出し、そしてチップ内の周辺回路に備えた比較器を通じて比較した比較結果ビットを出力バッファを通じテストシステムの論理比較器へ印加する。最終的に論理比較器の結果を検査することでメモリセルの不良が判断される。このような多重ビットのテスト方法においては、多様なテストデータを利用したテストを適用することに限界がある。これは、テストシステムのパターン発生器によるものである。
【０００３】
図１は、メモリテストシステムのパターン発生器及び論理比較器を示すブロック図であって、米国特許第４，８３５，７７４号に開示されている。図示のようにこのメモリテストシステムは、被試験メモリ１３にテストパターンを供給するパターン発生器１１と、被試験メモリ１３から出力される読出データとパターン発生器１１から提供される期待データ(expected data) ＥＤとを比較してメモリの不良を判断する論理比較器１５と、から構成される。被試験メモリ(Memory under test) １３は、パターン発生器１１による書込データをテスト対象のメモリセルに書込み、そして書込んだデータを読出して論理比較器１５へ出力する。
【０００４】
パターン発生器１１は、所定のアドレス信号を発生してアドレスバス１２を通じ被試験メモリ１３へ提供するアドレス発生手段２１と、テスト用の書込データを連続的に又は反復的に順次発生するデータジェネレータ２２、メモリセルの位相(topology)を読取って書込データを発生するデータメモリ２３、及びデータジェネレータ２２の出力とデータメモリ２３の出力とを組合せて被試験メモリ１３への書込データをデータ端子１４を通じ出力するデータセレクタとしてのマルチプレクサ２６からなるデータ発生手段（２２，２３，２６）と、被試験メモリ１３に制御クロックを供給して動作させるクロック発生手段２４と、アドレス発生手段２１、データジェネレータ２２、データメモリ２３、及びクロック発生手段２４を制御する制御信号発生器の制御手段２５と、から構成される。
【０００５】
メモリセル位相は、メモリチップ内のセルとデータラインとの接続関係のようなチップの内部構造により真正(true)及び相補で決定される。データメモリ２３は、アドレス発生手段２１から発生したアドレス信号に応じてメモリセルの位相に従う論理“０”又は“１”を出力する。例えば、入力されるアドレス信号の最下位ビットが“０”であれば、このアドレス信号により選択されるメモリセルは真正の位相を有し、そうでなければ相補の位相を有する。真正位相を有するメモリセルは、データバス１４を通じて印加されるデータと同一なデータを記憶し、相補位相を有するメモリセルは反対のデータを記憶する。データメモリ２３は、メモリセル位相が真正である場合は“０”を出力し、相補である場合は“１”を出力する。
【０００６】
このようなパターン発生器１１を有するテストシステムでの一般的なテスト動作を例をあげて説明すれば次のようになる。
【０００７】
一番目の場合は、真正位相のメモリセルにデータ“１”を書込んでセルの不良をテストする場合である。この場合、データジェネレータ２２は、制御手段２５の制御により論理“１”を出力し、データメモリ２３は論理“０”を出力する。従って、データジェネレータ２２及びデータメモリ２３の出力を受けるマルチプレクサ２６は、論理“１”を、データ端子１４を通じて被試験メモリ１３へ供給すると共に期待データＥＤとして論理比較器１５へ供給する。即ち、マルチプレクサ２６は排他的論理和ゲート (exclusive OR Gate:ＥＸＯＲゲート) で実施可能であり、これによれば、２つの入力が相異するとき論理“１”が出力される。また、論理比較器１５へ供給される期待データＥＤは、被試験メモリ１３から出力される読出データのエラーを判断するための基準データとして利用される。従って、被試験メモリ１３から出力された読出データが“１”であればパス、“０”であれば不良(fail)が判断される。
【０００８】
二番目の場合は、真正位相のメモリセルにデータ“０”を書込んでセルの不良をテストする場合である。この場合、データジェネレータ２２は論理“０”を出力し、データメモリ２３も論理“０”を出力する。従って、マルチプレクサ２６は論理“０”を、データ端子１４を通じて被試験メモリ１３へ供給すると共に論理比較器１５へ供給する。そして論理比較器１５において期待データ“０”と被試験メモリ１３から出力された読出データとが比較され、同じであればパス、異なっていれば不良と判断される。
【０００９】
三番目の場合は、相補位相のメモリセルにデータ“１”を書込んでセルの不良をテストする場合である。この場合、データジェネレータ２２は論理“１”を出力し、データメモリ２３も論理“１”を出力する。これによりマルチプレクサ２６は論理“０”を、データ端子１４を通じて被試験メモリ１３へ供給すると共に論理比較器１５へ供給する。そして論理比較器１５において期待データ“０”と被試験メモリ１３から出力された読出データとが比較され、同じであればパス、異なっていれば不良と判断される。
【００１０】
四番目の場合は、相補位相のメモリセルにデータ“０”を書込んでセルの不良をテストする場合である。この場合、データジェネレータ２２は論理“０”を出力し、データメモリ２３は論理“１”を出力する。これによりマルチプレクサ２６は論理“１”を、データ端子１４を通じて被試験メモリ１３へ供給すると共に論理比較器１５へ供給する。そして論理比較器１５において期待データ“１”と被試験メモリ１３から出力された読出データとが比較され、一致していればパス、異なっていれば不良と判断される。
【００１１】
【発明が解決しようとする課題】
上記４つの場合のようなテストにおいて、通常のテスト方法の適用であれば従来のパターン発生器でも正常に比較が行われ特に問題なかったが、多重ビットテスト方法の適用に際しては、次のような制約条件が発生する。
【００１２】
多重ビットテストでは、チップの周辺回路に備えられる多重ビットテストに関連した論理構成に応じて違いはあるが、メモリセルから読出された多数のビットを論理比較した結果、全ビットが一致していれば論理“１”を出力し、１つでも一致しないビットがあれば論理“０”を出力するように構成する一般的な場合、上記二番目と三番目のような場合にテストが正確に行われないという問題がある。
【００１３】
即ち、二番目の場合を例にあげると、データジェネレータ２２は制御手段２５の制御により論理“０”を出力し、データメモリ２３はアドレス発生手段２１のアドレス信号により論理“０”を出力する。このときデータジェネレータ２２及びデータメモリ２３の出力を受けるマルチプレクサ２６は、２つのデータを比較して論理“０”を、被試験メモリ１３へ供給すると共に期待データＥＤとして論理比較器１５へ供給する。そして論理比較器１５は、期待データ“０”と被試験メモリ１３から出力された読出データとを比較して、一致していればパスとして次のデータビットをテストし、異なっていれば不良と判断する。しかし、多重ビットテストである場合、被試験メモリ１３から出力される読出データは、パスの場合“１”で、不良の場合“０”になるので、論理比較器１５で正確なデータ比較が行えないことになり、誤ったテスト結果が生じる。これは三番目の場合においても同様で、即ち多重ビットテストの状態で三番目の場合、被試験メモリ１３から出力される読出データは、パスの場合“１”、不良の場合“０”となり、論理比較器１５で正確なテスト結果が得られない。
【００１４】
従って本発明の目的は、いかなる場合でも正確な多重ビットテストを行えるパターン発生器を有したメモリテストシステムを提供することにある。つまり、フォルトカバレージ(fault coverage)の性能がより良いメモリテストシステムを提供するものである。
【００１５】
【課題を解決するための手段】
このような目的のために本発明では、被試験メモリにデータを書込んでこれを読出し、その書込データに基づく期待データと読出データとの一致判断によりメモリセルの異常をテストするメモリテストシステムにおいて、被試験メモリのアドレス信号を発生するアドレス発生手段と、書込データを発生して被試験メモリへ供給するデータ発生手段と、被試験メモリの動作制御を行う制御クロックを発生するクロック発生手段と、これらアドレス発生手段、データ発生手段、クロック発生手段を制御する制御手段と、多重ビットテストのときに前記データ発生手段の発生する書込データとは異なる論理の期待データを発生する期待データ発生手段と、を備えたパターン発生器を有することを特徴とする。
【００１６】
データ発生手段は、書込データを順次発生するデータジェネレータと、アドレス発生手段の出力に応じて被試験メモリのメモリセル位相に従う書込データを発生するデータメモリと、これらデータジェネレータ及びデータメモリによる書込データのいずれかを選択して被試験メモリへ供給するデータセレクタと、から構成することができる。期待データ発生手段は、所定の論理で提供される制御信号と書込データとを論理演算して期待データを発生する論理回路とするとよい。具体的には、期待データ発生手段は、所定の論理で提供される制御信号とデータセレクタの出力とを演算して期待データを発生するＯＲゲートで構成する、或いは、データジェネレータの出力及びデータメモリの出力を演算する第１ＥＸＯＲゲートと、この第１ＥＸＯＲゲートの出力及び所定の論理で提供される制御信号を演算する第２ＥＸＯＲゲートと、この第２ＥＸＯＲゲートの出力及びデータセレクタの出力を演算して期待データを発生する第３ＥＸＯＲゲートと、から構成するとよい。
【００１７】
本発明による半導体メモリのメモリテストシステムは、被試験メモリにアドレスを供給するアドレス発生手段と、被試験メモリに書込データを供給するデータ発生手段と、被試験メモリに制御クロックを供給するクロック発生手段と、これらアドレス発生手段、データ発生手段、クロック発生手段を制御する制御手段と、所定の制御信号に応答して前記データ発生手段による書込データの相補論理の期待データを出力する論理回路と、を備えてなるパターン発生器を有し、被試験メモリからの読出データと前記期待データとを論理比較器により比較して不良を判断するようになっていることを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、“フォルトカバレージ”とはテストパターン印加後の不良検出率を意味し、フォルトカバレージを高めることは、多数の不良検出に最小限のテストパターン印加ですませられることになるものである。
【００１９】
図２に、メモリテストシステムの実施形態をブロック図で示す。このメモリテストシステムのパターン発生器１１には、期待データＥＤの発生に関する期待データ発生手段として論理回路４１が加えられている。この論理回路４１は、データジェネレータ２２の出力とデータメモリ２３の出力とを比較出力する第１ＥＸＯＲゲート４０と、この第１ＥＸＯＲゲート４０の出力と制御信号ＭＢＴとを比較出力する第２ＥＸＯＲゲート４２と、マルチプレクサ２６の出力と第２ＥＸＯＲゲート４２の出力とを比較出力し、期待データＥＤとして論理比較器１５へ供給する第３ＥＸＯＲゲート４４と、から構成される。
【００２０】
この図２に示すパターン発生器１１の動作について、前述の問題となる場合としてあげた二番目と三番目の場合のテストで説明する。
【００２１】
二番目の場合の多重ビットテストでは、真正位相を有するメモリセルにデータ“０”を書込むので、データジェネレータ２２の出力は論理“０”、データメモリ２３の出力も論理“０”である。従ってマルチプレクサ２６は、論理“０”を被試験メモリ１３へ供給する。被試験メモリ１３は、マルチプレクサ２６から出力される論理“０”の書込データをアドレス発生手段２１によるアドレス信号に従って指定メモリセルへ書込み、そしてこれを読出し論理比較器１５へ供給する。
【００２２】
このとき一方で、データジェネレータ２２及びデータメモリ２３の各出力を第１ＥＸＯＲゲート４０が比較し、論理“０”を出力する。多重ビットテストであれば制御信号ＭＢＴを論理“１”で提供することにより、第１ＥＸＯＲゲート４０の出力を受ける第２ＥＸＯＲゲート４２の出力は論理“１”になる。第３ＥＸＯＲゲート４４は、第２ＥＸＯＲゲート４２の出力論理“１”とマルチプレクサ２６の出力論理“０”とを演算するので、論理“１”を期待データＥＤとして論理比較器１５へ供給する。従って論理比較器１５では、被試験メモリ１３から出力される読出データと第３ＥＸＯＲゲート４４から出力される期待データＥＤとを比較して正確な判断を行える。即ち、被試験メモリ１３の読出データが“１”であればパス、“０”であれば不良と判断する。
【００２３】
もし多重ビットテストでなければ制御信号ＭＢＴを論理“０”にすることで、第３ＥＸＯＲゲート４４の出力は論理“０”、つまり期待データＥＤは論理“０”になるので、このときにも正確な判断を行える。このように、制御信号ＭＢＴを場合に応じて適当に印加することにより、常に正確なテストを実施することができる。
【００２４】
三番目の場合は、相補位相を有するメモリセルにデータ“１”を書込むので、データジェネレータ２２の出力は論理“１”、データメモリ２３の出力も論理“１である。従って被試験メモリ１３は、マルチプレクサ２６から出力される論理“０”の書込データを、アドレス発生手段２１によるアドレス信号に従い指定メモリセルに書込み、そして読出して論理比較器１５へ出力する。このとき第１ＥＸＯＲゲート４０の出力は論理“０”となり、論理“１”の制御信号ＭＢＴと第２ＥＸＯＲゲート４２で比較される結果論理“１”が出力される。そして、マルチプレクサ２６の出力は論理“０”、第２ＥＸＯＲゲート４２の出力は論理“１”になるので、第３ＥＸＯＲゲート４４が論理“１”を出力し、期待データＥＤとして論理比較器１５へ供給される。これにより論理比較器１５は、被試験メモリ１３から出力される読出データが“１”であればパス、“０”であれば不良として正確な判断を行える。
【００２５】
このように、真正位相のメモリセルに論理“０”のデータを書込んでテストする場合、及び相補位相のメモリセルに論理“１”のデータを書込んでテストする場合において、期待データ発生手段４１の働きにより、多重ビットテストに際しては被試験メモリ１３へ供給する書込データとは異なる論理で期待データＥＤを供給することが可能であるので、不良検出を正確に行えるようになる。
【００２６】
図３に、パターン発生器１１の他の実施形態を示す。この実施形態では、期待データ発生手段としてＯＲゲート５０で構成した論理回路５１をパターン発生器１１に備えることで、図２の場合と同様の機能を持たせている。ＯＲゲート５０は、マルチプレクサ２６の出力と制御信号ＭＢＴ１とを演算して論理比較器１５へ期待データＥＤを供給する。制御信号ＭＢＴ１は、真正位相を有するメモリセルに論理“０”のデータを書込む場合、相補位相を有するメモリセルに論理“１”のデータを書込む場合に、多重ビットテストで論理“１”セッティングとなる。この図３に示す実施形態の動作について、図２同様に前述の二番目及び三番目の場合のテストで説明する。
【００２７】
二番目の場合、真正位相を有するメモリセルに論理“０”のデータを書込むので、データジェネレータ２２の出力は論理“０”、データメモリ２３の出力も論理“０”である。従って、マルチプレクサ２６は論理“０”を出力し、被試験メモリ１３へ供給する。被試験メモリ１３は、アドレス発生手段２１から出力されるアドレス信号に従い指定メモリセルに論理“０”の書込データを書込んだ後に読出して論理比較器１５へ出力する。
【００２８】
一方、多重ビットテストであれば、マルチプレクサ２６から出力された論理“０”のデータを受けたＯＲゲート５０は、論理“１”にセットされる制御信号ＭＢＴ１とで演算を実行し、その結果論理“１”を期待データＥＤとして論理比較器１５へ供給する。従って論理比較器１５は、被試験メモリ１３から出力された読出データを正確に判断することができる。即ち、被試験メモリ１３の読出データが“１”であればパス、“０”であれば不良の判断を行える。
【００２９】
三番目の場合に多重ビットテストであれば、相補位相を有するメモリセルにデータ“１”を書込むので、データジェネレータ２２の出力は論理“１”、データメモリ２３の出力も論理“１”である。従って、マルチプレクサ２６の出力は論理“０”になり、これと論理“１”で供給される制御信号ＭＢＴ１とを演算する結果、ＯＲゲート５０の出力は論理“１”になる。これにより論理比較器１５は、被試験メモリ１３から出力される読出データと期待データＥＤの論理“１”とで正確な判断を行うことができる。即ち、被試験メモリ１３の読出データが“１”であればパス、“０”であれば不良と判断する。
【００３０】
図２及び図３に示した実施形態によれば、いかなる場合でも論理比較器１５へ正確な比較基準の期待データＥＤを提供可能なパターン発生器を実現できる。尚、これら実施形態は本発明における技術的思想に従う一例であり、その他にも多様に実施できる。
【００３１】
【発明の効果】
本発明によるパターン発生器を有するメモリテストシステムは、多重ビットテスト時に従来のメモリテストシステムにあった不具合を解消し、フォルトカバレージを高められるという長所がある。
【図面の簡単な説明】
【図１】従来のメモリテストシステムを示すブロック図。
【図２】本発明によるメモリテストシステムの実施形態を示すブロック図。
【図３】本発明によるメモリテストシステムの他の実施形態を示すブロック図。
【符号の説明】
１１ パターン発生器
１３ 被試験メモリ
１５ 論理比較器
２１ アドレス発生手段
２２ データジェネレータ
２３ データメモリ
２４ クロック発生手段
２５ 制御手段
２６ マルチプレクサ（データセレクタ）
４１，５１ 論理回路（期待データ発生手段）
ＭＢＴ，ＭＢＴ１ 制御信号
ＥＤ 期待データ

Claims (3)

1. 被試験メモリにデータを書込んでこれを読出し、その書込データに基づく期待データと読出データとの一致判断によりメモリセルの異常をテストするメモリテストシステムにおいて、
   被試験メモリのアドレス信号を発生するアドレス発生手段と、書込データを発生して被試験メモリへ供給するデータ発生手段と、被試験メモリの動作制御を行う制御クロックを発生するクロック発生手段と、これらアドレス発生手段、データ発生手段、クロック発生手段を制御する制御手段と、多重ビットテストのときに前記データ発生手段の発生する書込データとは異なる論理の期待データを発生する期待データ発生手段と、を備えたパターン発生器を有し、
   前記データ発生手段は、テスト用の書込データを連続的に又は反復的に順次発生するデータジェネレータと、メモリセルの位相を読取って書込データを発生するデータメモリと、前記データジェネレータの出力と前記データメモリの出力とを組合せて前記被試験メモリへ書込データを出力するデータセレクタと、を有し、
   前記期待データ発生手段は、所定の論理で提供される制御信号と前記データセレクタの出力とを演算して期待データを発生するＯＲゲートで構成されることを特徴とするメモリテストシステム。
2. 被試験メモリにデータを書込んでこれを読出し、その書込データに基づく期待データと読出データとの一致判断によりメモリセルの異常をテストするメモリテストシステムにおいて、
   被試験メモリのアドレス信号を発生するアドレス発生手段と、書込データを発生して被試験メモリへ供給するデータ発生手段と、被試験メモリの動作制御を行う制御クロックを発生するクロック発生手段と、これらアドレス発生手段、データ発生手段、クロック発生手段を制御する制御手段と、多重ビットテストのときに前記データ発生手段の発生する書込データとは異なる論理の期待データを発生する期待データ発生手段と、を備えたパターン発生器を有し、
   前記データ発生手段は、テスト用の書込データを連続的に又は反復的に順次発生するデータジェネレータと、メモリセルの位相を読取って書込データを発生するデータメモリと、前記データジェネレータの出力と前記データメモリの出力とを組合せて前記被試験メモリへ書込データを出力するデータセレクタと、を有し、
   前記期待データ発生手段は、前記データジェネレータの出力及び前記データメモリの出力を演算する第１ＥＸＯＲゲートと、この第１ＥＸＯＲゲートの出力及び所定の論理で提供される制御信号を演算する第２ＥＸＯＲゲートと、この第２ＥＸＯＲゲートの出力及びデータセレクタの出力を演算して期待データを発生する第３ＥＸＯＲゲートと、から構成されることを特徴とするメモリテストシステム。
3. データ発生手段は、書込データを順次発生するデータジェネレータと、アドレス発生手段の出力に応じて被試験メモリのメモリセル位相に従う書込データを発生するデータメモリと、これらデータジェネレータ及びデータメモリによる書込データのいずれかを選択して被試験メモリへ供給するデータセレクタと、から構成される請求項１または２の何れか１項記載のメモリテストシステム。

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