JP3001012B2 - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JP3001012B2 JP3001012B2 JP3023370A JP2337091A JP3001012B2 JP 3001012 B2 JP3001012 B2 JP 3001012B2 JP 3023370 A JP3023370 A JP 3023370A JP 2337091 A JP2337091 A JP 2337091A JP 3001012 B2 JP3001012 B2 JP 3001012B2
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- signal
- memory
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は例えば半導体集積回路
化されたメモリを試験するメモリ試験装置に関する。
化されたメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】図５にメモリ試験装置の全体の構成を示
す。メモリ試験装置はタイミング発生部１と、パターン
発生器２、波形フォーマッタ３、論理比較部４とによっ
て構成され、被試験メモリＭを試験する。つまりタイミ
ング発生部１で発生する基準クロックに従ってパターン
発生器２は被試験メモリＭに与えるアドレス信号、試験
パターンデータ、制御信号を出力する。これらアドレス
信号、試験パターンデータ、制御信号は波形フォーマッ
タ３に与えられる。
す。メモリ試験装置はタイミング発生部１と、パターン
発生器２、波形フォーマッタ３、論理比較部４とによっ
て構成され、被試験メモリＭを試験する。つまりタイミ
ング発生部１で発生する基準クロックに従ってパターン
発生器２は被試験メモリＭに与えるアドレス信号、試験
パターンデータ、制御信号を出力する。これらアドレス
信号、試験パターンデータ、制御信号は波形フォーマッ
タ３に与えられる。
【０００３】波形フォーマッタ３は試験パターンデータ
から試験に必要な波形を持つ試験パターン信号を生成
し、この試験パターン信号をアドレス信号と、制御信号
と共に被試験メモリＭに与える。被試験メモリＭは制御
信号によって試験パターン信号の書込及び読出の制御が
行なわれてる。被試験メモリＭから読出された読出デー
タは論理比較部４に与えられる。論理比較部４ではパタ
ーン発生器２から出力される期待値データと、被試験メ
モリＭから読出された読出データとを比較し、一致、不
一致により良、不良の判定を行なう。
から試験に必要な波形を持つ試験パターン信号を生成
し、この試験パターン信号をアドレス信号と、制御信号
と共に被試験メモリＭに与える。被試験メモリＭは制御
信号によって試験パターン信号の書込及び読出の制御が
行なわれてる。被試験メモリＭから読出された読出デー
タは論理比較部４に与えられる。論理比較部４ではパタ
ーン発生器２から出力される期待値データと、被試験メ
モリＭから読出された読出データとを比較し、一致、不
一致により良、不良の判定を行なう。
【０００４】図６にパターン発生器２の内部構造を示
す。パターン発生器２はアドレス発生部２Ａと、試験パ
ターンデータ発生部２Ｂと、制御信号発生部２Ｃと、こ
れら各発生部２Ａ〜２Ｃを制御するシーケンス制御部２
Ｄとによって構成される。アドレス発生部２ＡはＸアド
レス演算部２ＡＸとＹアドレス演算部２ＡＹとを具備
し、これらＸアドレス演算部２ＡＸと、Ｙアドレス発生
部２ＡＹからＸアドレス信号ＡＤＲＸと、Ｙアドレス信
号ＡＤＲＹとを出力する。
す。パターン発生器２はアドレス発生部２Ａと、試験パ
ターンデータ発生部２Ｂと、制御信号発生部２Ｃと、こ
れら各発生部２Ａ〜２Ｃを制御するシーケンス制御部２
Ｄとによって構成される。アドレス発生部２ＡはＸアド
レス演算部２ＡＸとＹアドレス演算部２ＡＹとを具備
し、これらＸアドレス演算部２ＡＸと、Ｙアドレス発生
部２ＡＹからＸアドレス信号ＡＤＲＸと、Ｙアドレス信
号ＡＤＲＹとを出力する。
【０００５】
【発明が解決しようとする課題】従来のアドレス発生部
２Ａでは、アドレス発生領域を全アドレス発生領域内で
任意の領域を設定することができない欠点がある。つま
り図７に示すように被試験メモリＭの全アドレス領域を
ＸとＹに関して（０，０）〜（ＦＦＸ，ＦＦＹ）とする
と、図８に斜線を付して示すように原点（０，０）〜
（ＦＦＸ，１／２ＦＦＹ）か、或は図９に斜線を付して
示すように原点（０，０）〜（１／３ＦＦＸ，１／３Ｆ
ＦＹ）のように必ず原点（０，０）を含まなくてはなら
ない。
２Ａでは、アドレス発生領域を全アドレス発生領域内で
任意の領域を設定することができない欠点がある。つま
り図７に示すように被試験メモリＭの全アドレス領域を
ＸとＹに関して（０，０）〜（ＦＦＸ，ＦＦＹ）とする
と、図８に斜線を付して示すように原点（０，０）〜
（ＦＦＸ，１／２ＦＦＹ）か、或は図９に斜線を付して
示すように原点（０，０）〜（１／３ＦＦＸ，１／３Ｆ
ＦＹ）のように必ず原点（０，０）を含まなくてはなら
ない。
【０００６】この結果、図１０に斜線を付して示すよう
に全アドレス領域内の任意のアドレス領域だけを発生さ
せることができない欠点がある。つまり４Ｍビット、１
６Ｍビットという大容量のメモリでは試験に要する時間
が長く掛る。このため一度試験を行なって不良が発生し
た場合、その不良が発生したアドレスを含む領域を部分
的に試験できると短時間に試験を行なうことができる。
に全アドレス領域内の任意のアドレス領域だけを発生さ
せることができない欠点がある。つまり４Ｍビット、１
６Ｍビットという大容量のメモリでは試験に要する時間
が長く掛る。このため一度試験を行なって不良が発生し
た場合、その不良が発生したアドレスを含む領域を部分
的に試験できると短時間に試験を行なうことができる。
【０００７】然し乍ら従来のパターン発生器２ではＸア
ドレス及びＹアドレスの発生は原点（０，０）含まなく
てはならなかった。その理由はアドレス演算部２ＡＸ及
び２ＡＹにおいて、初期アドレスがＸ＝０，Ｙ＝０とな
っているからである。つまりアドレスの発生のための初
期値がＸ＝０，Ｙ＝０となっているから、初期アドレス
は必ずＸ＝０，Ｙ＝０となり、Ｘ＝０，Ｙ＝０に戻って
から他のアドレスにジャンプすることになる。この結果
図１０に示すように原点（０，０）を含まない一部の領
域だけを部分的に試験することができない。このような
理由から不良セルを含む小さい領域だけを指定して試験
を行なうことができないため、原点（０，０）から遠く
離れたアドレス位置に不良が発生した場合は、試験に要
する時間が長くなる欠点が生じる。
ドレス及びＹアドレスの発生は原点（０，０）含まなく
てはならなかった。その理由はアドレス演算部２ＡＸ及
び２ＡＹにおいて、初期アドレスがＸ＝０，Ｙ＝０とな
っているからである。つまりアドレスの発生のための初
期値がＸ＝０，Ｙ＝０となっているから、初期アドレス
は必ずＸ＝０，Ｙ＝０となり、Ｘ＝０，Ｙ＝０に戻って
から他のアドレスにジャンプすることになる。この結果
図１０に示すように原点（０，０）を含まない一部の領
域だけを部分的に試験することができない。このような
理由から不良セルを含む小さい領域だけを指定して試験
を行なうことができないため、原点（０，０）から遠く
離れたアドレス位置に不良が発生した場合は、試験に要
する時間が長くなる欠点が生じる。
【０００８】この発明の目的は任意のアドレスをアドレ
ス発生領域の初期アドレスに定めることができるアドレ
ス演算部を具備したメモリ試験装置を提案しようとする
ものである。
ス発生領域の初期アドレスに定めることができるアドレ
ス演算部を具備したメモリ試験装置を提案しようとする
ものである。
【０００９】
【課題を解決するための手段】この発明では、パターン
発生器に設けたＸアドレス演算部と、Ｙアドレス演算部
とから、被試験メモリに与えるアドレス信号を発生させ
るメモリ試験装置において、被試験メモリのアドレス領
域内の任意のＸアドレス及びＹアドレスが設定され、こ
れらＸアドレス及びＹアドレスをＸアドレス信号及びＹ
アドレス信号として出力する一対のオフセットレジスタ
と、Ｘアドレス演算部及びＹアドレス演算部が出力する
Ｘアドレス信号及びＹアドレス信号と一対のオフセット
レジスタが出力するＸアドレス信号及びＹアドレス信号
をそれぞれＸアドレス信号及びＹアドレス信号毎に加算
し、その加算結果を被試験メモリに与えるアドレス信号
として出力する一対の加算器とを付加した構成を特徴と
するものである。
発生器に設けたＸアドレス演算部と、Ｙアドレス演算部
とから、被試験メモリに与えるアドレス信号を発生させ
るメモリ試験装置において、被試験メモリのアドレス領
域内の任意のＸアドレス及びＹアドレスが設定され、こ
れらＸアドレス及びＹアドレスをＸアドレス信号及びＹ
アドレス信号として出力する一対のオフセットレジスタ
と、Ｘアドレス演算部及びＹアドレス演算部が出力する
Ｘアドレス信号及びＹアドレス信号と一対のオフセット
レジスタが出力するＸアドレス信号及びＹアドレス信号
をそれぞれＸアドレス信号及びＹアドレス信号毎に加算
し、その加算結果を被試験メモリに与えるアドレス信号
として出力する一対の加算器とを付加した構成を特徴と
するものである。
【００１０】この発明の構成によれば、オフセットレジ
スタに任意のオフセットアドレスを設定することによ
り、このオフセットアドレスがＸアドレス演算部、及び
Ｙアドレス演算部から発生されるＸアドレス及びＹアド
レスに加算される。よってＸアドレス演算部及びＹアド
レス演算部から発生されるアドレスが初期値Ｘ＝０，Ｙ
＝０になると、必然的にＸアドレスとＹアドレスはオフ
セットアドレスに規定される。この結果オフセットアド
レスを初期アドレスとしてアドレスの発生領域を規定す
ることができる。
スタに任意のオフセットアドレスを設定することによ
り、このオフセットアドレスがＸアドレス演算部、及び
Ｙアドレス演算部から発生されるＸアドレス及びＹアド
レスに加算される。よってＸアドレス演算部及びＹアド
レス演算部から発生されるアドレスが初期値Ｘ＝０，Ｙ
＝０になると、必然的にＸアドレスとＹアドレスはオフ
セットアドレスに規定される。この結果オフセットアド
レスを初期アドレスとしてアドレスの発生領域を規定す
ることができる。
【００１１】
【実施例】図１にこの発明によるメモリ試験装置の特に
パターン発生器２の部分の構成を示す。図１において２
は先に説明したと同様にパターン発生器を示す。このパ
ターン発生器２は図６で説明したと同様にアドレス発生
部２Ａと、試験パターンデータ発生部２Ｂと、制御信号
発生部２Ｃと、これらを制御するシーケンス制御部２Ｄ
とによって構成される。
パターン発生器２の部分の構成を示す。図１において２
は先に説明したと同様にパターン発生器を示す。このパ
ターン発生器２は図６で説明したと同様にアドレス発生
部２Ａと、試験パターンデータ発生部２Ｂと、制御信号
発生部２Ｃと、これらを制御するシーケンス制御部２Ｄ
とによって構成される。
【００１２】この発明においてはパターン発生器２にお
いて、アドレス発生部２Ａに設けられるＸアドレス発生
部２ＡＸと、Ｙアドレス発生部２ＡＹにオフセットレジ
スタＯＦＸ，ＯＦＹと、加算器ＡＤＸ，ＡＤＹとを設け
た構成を特徴とするものである。このように構成するこ
とによりオフセットレジスタＯＦＸとＯＦＹに被試験メ
モリＭのアドレス領域内の任意のアドレスを設定するこ
とにより、設定したオフセットアドレスを、パターン発
生器２から発生するアドレス領域の初期アドレスとする
ことができる。
いて、アドレス発生部２Ａに設けられるＸアドレス発生
部２ＡＸと、Ｙアドレス発生部２ＡＹにオフセットレジ
スタＯＦＸ，ＯＦＹと、加算器ＡＤＸ，ＡＤＹとを設け
た構成を特徴とするものである。このように構成するこ
とによりオフセットレジスタＯＦＸとＯＦＹに被試験メ
モリＭのアドレス領域内の任意のアドレスを設定するこ
とにより、設定したオフセットアドレスを、パターン発
生器２から発生するアドレス領域の初期アドレスとする
ことができる。
【００１３】つまり例えばオフセットアドレスとしてＸ
＝０，Ｙ＝０を設定したとすると、図２に斜線を付して
示すように原点（０，０）を初期アドレスとするアドレ
ス領域Ａを発生させることができる。またオフセットア
ドレスとしてＸ＝Ｘａ，Ｙ＝Ｙａを設定したとすると、
図３に斜線を付して示すようにオフセットアドレスＸ＝
ＸａとＹ＝Ｙａを初期アドレスとするアドレス領域Ｂを
発生させることができる。
＝０，Ｙ＝０を設定したとすると、図２に斜線を付して
示すように原点（０，０）を初期アドレスとするアドレ
ス領域Ａを発生させることができる。またオフセットア
ドレスとしてＸ＝Ｘａ，Ｙ＝Ｙａを設定したとすると、
図３に斜線を付して示すようにオフセットアドレスＸ＝
ＸａとＹ＝Ｙａを初期アドレスとするアドレス領域Ｂを
発生させることができる。
【００１４】更にオフセットアドレスとしてＸ＝Ｘｂ，
Ｙ＝Ｙｂを設定することにより図４に斜線を付して示す
ようにオフセットアドレスＸ＝Ｘｂ，Ｙ＝Ｙｂを初期ア
ドレスとするアドレス領域Ｃを発生させることができ
る。
Ｙ＝Ｙｂを設定することにより図４に斜線を付して示す
ようにオフセットアドレスＸ＝Ｘｂ，Ｙ＝Ｙｂを初期ア
ドレスとするアドレス領域Ｃを発生させることができ
る。
【００１５】
【発明の効果】以上説明したように、この発明によれば
Ｘアドレス演算部２ＡＸと、Ｙアドレス演算部２ＡＹに
それぞれオフセットレジスタＯＦＸとＯＦＹを設けると
共に、Ｘアドレス演算部２ＡＸ及びオフセットレジスタ
ＯＦＸから出力されるアドレスを加算する加算器ＡＤＸ
と、Ｙアドレス演算部２ＡＹ、及びオフセットレジスタ
ＯＦＹから出力されるアドレスを加算する加算器ＡＤＹ
を設けるだけの簡単な構成により、被試験メモリＭの全
メモリ領域内の任意のアドレスを初期アドレスとするア
ドレス領域を任意に発生させることができる。
Ｘアドレス演算部２ＡＸと、Ｙアドレス演算部２ＡＹに
それぞれオフセットレジスタＯＦＸとＯＦＹを設けると
共に、Ｘアドレス演算部２ＡＸ及びオフセットレジスタ
ＯＦＸから出力されるアドレスを加算する加算器ＡＤＸ
と、Ｙアドレス演算部２ＡＹ、及びオフセットレジスタ
ＯＦＹから出力されるアドレスを加算する加算器ＡＤＹ
を設けるだけの簡単な構成により、被試験メモリＭの全
メモリ領域内の任意のアドレスを初期アドレスとするア
ドレス領域を任意に発生させることができる。
【００１６】よって不良が発生したアドレスを含む、任
意の微少なアドレス領域だけを試験することができるか
ら、大容量のメモリであっても、短時間に試験を行なう
ことができる。また、発生させたいアドレス領域の初期
アドレスをオフセットレジスタに設定する構成としたか
ら、Ｘアドレス演算部２ＡＸとＹアドレス演算部２ＡＹ
の動作は全く変更することなく、アドレス領域を変更す
ることができる。よってアドレス領域の変更を容易に行
なうことができ、取扱が容易なメモリ試験装置を提供す
ることができる。
意の微少なアドレス領域だけを試験することができるか
ら、大容量のメモリであっても、短時間に試験を行なう
ことができる。また、発生させたいアドレス領域の初期
アドレスをオフセットレジスタに設定する構成としたか
ら、Ｘアドレス演算部２ＡＸとＹアドレス演算部２ＡＹ
の動作は全く変更することなく、アドレス領域を変更す
ることができる。よってアドレス領域の変更を容易に行
なうことができ、取扱が容易なメモリ試験装置を提供す
ることができる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するためにメモリ上のア
ドレス領域を示す図。
ドレス領域を示す図。
【図３】図２と同様の図。
【図４】図２と同様の図。
【図５】従来の技術を説明するためのブロック図。
【図６】図５と同様のブロック図。
【図７】従来の技術の動作を説明するためにメモリ上の
アドレス領域を示す図。
アドレス領域を示す図。
【図８】図７と同様の図。
【図９】図７と同様の図。
【図１０】従来技術の欠点を説明するためにメモリ上の
アドレス領域を示す図。
アドレス領域を示す図。
１ タイミング発生部 ２ パターン発生器 ３ 波形フォーマッタ ４ 論理比較部 ２Ａ アドレス発生部 ２ＡＸ Ｘアドレス演算部 ２ＡＹ Ｙアドレス演算部 ＯＦＸ，ＯＦＹ オフセットレジスタ ＡＤＸ，ＡＤＹ 加算器
Claims (1)
- 【請求項１】 パターン発生器に設けたＸアドレス演算
部と、Ｙアドレス演算部とから被試験メモリに与えるア
ドレス信号を発生させるメモリ試験装置において、上記被試験メモリのアドレス領域内の任意のＸアドレス
及びＹアドレスが設定され、これらＸアドレス及びＹア
ドレスをＸアドレス信号及びＹアドレス信号として出力
する一対のオフセットレジスタと、 上記Ｘアドレス演算部及びＹアドレス演算部が出力する
Ｘアドレス信号及びＹアドレス信号と上記一対のオフセ
ットレジスタが出力するＸアドレス信号及びＹアドレス
信号をそれぞれＸアドレス信号及びＹアドレス信号毎に
加算し、その加算結果を上記被試験メモリに与えるアド
レス信号として出力する一対の加算器と、 を付加して 構成したことを特徴とするメモリ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023370A JP3001012B2 (ja) | 1991-02-18 | 1991-02-18 | メモリ試験装置 |
| KR1019920001824A KR960008202B1 (ko) | 1991-02-18 | 1992-02-08 | 임의주소발생기능을 갖는 메모리 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023370A JP3001012B2 (ja) | 1991-02-18 | 1991-02-18 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264275A JPH04264275A (ja) | 1992-09-21 |
| JP3001012B2 true JP3001012B2 (ja) | 2000-01-17 |
Family
ID=12108667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023370A Expired - Fee Related JP3001012B2 (ja) | 1991-02-18 | 1991-02-18 | メモリ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3001012B2 (ja) |
| KR (1) | KR960008202B1 (ja) |
-
1991
- 1991-02-18 JP JP3023370A patent/JP3001012B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-08 KR KR1019920001824A patent/KR960008202B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264275A (ja) | 1992-09-21 |
| KR920017129A (ko) | 1992-09-26 |
| KR960008202B1 (ko) | 1996-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |