JPH0434109B2 - - Google Patents
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- JPH0434109B2 JPH0434109B2 JP57203878A JP20387882A JPH0434109B2 JP H0434109 B2 JPH0434109 B2 JP H0434109B2 JP 57203878 A JP57203878 A JP 57203878A JP 20387882 A JP20387882 A JP 20387882A JP H0434109 B2 JPH0434109 B2 JP H0434109B2
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- 238000012360 testing method Methods 0.000 claims description 140
- 230000002950 deficient Effects 0.000 claims description 14
- 238000011990 functional testing Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
Description
【発明の詳細な説明】
この発明は半導体集積回路等の論理回路を試験
するための装置に関し、特に記憶装置に格納され
た試験パターンを試験パターン発生器の不使用部
分に転送するようにした論理回路試験装置に関す
る。
するための装置に関し、特に記憶装置に格納され
た試験パターンを試験パターン発生器の不使用部
分に転送するようにした論理回路試験装置に関す
る。
〈発明の背景〉
論理回路の機能試験を行なうにあたつては、論
理回路試験装置より論理回路試験用パターンを、
被試験論理回路に印加し、被試験論理回路からの
データが、所定の値であるか否かを判定するよう
にしている。
理回路試験装置より論理回路試験用パターンを、
被試験論理回路に印加し、被試験論理回路からの
データが、所定の値であるか否かを判定するよう
にしている。
このような論理回路試験用パターンは、被試験
論理回路の大規模化、高集積化により試験パター
ン長が膨大となり、又試験パターンの１ワードあ
たりのビツト長も長くなる。さらに被試験論理回
路の高速化により、試験パターンを高速に発生さ
せる必要がある。このため論理回路試験装置にお
いては、試験パターンを格納するための大容量の
記憶装置を設け、この記憶装置に試験パターンの
１ワードを複数個のブロツクに分割して格納し、
さらにこの試験パターンを、試験開始前に、高
速・長ビツトの試験パターン発生用記憶装置に必
要量だけ転送し、試験時に試験パターン発生用記
憶装置から所定の試験パターンを発生させるよう
にしている。
論理回路の大規模化、高集積化により試験パター
ン長が膨大となり、又試験パターンの１ワードあ
たりのビツト長も長くなる。さらに被試験論理回
路の高速化により、試験パターンを高速に発生さ
せる必要がある。このため論理回路試験装置にお
いては、試験パターンを格納するための大容量の
記憶装置を設け、この記憶装置に試験パターンの
１ワードを複数個のブロツクに分割して格納し、
さらにこの試験パターンを、試験開始前に、高
速・長ビツトの試験パターン発生用記憶装置に必
要量だけ転送し、試験時に試験パターン発生用記
憶装置から所定の試験パターンを発生させるよう
にしている。
このような論理回路試験装置の構成の一部を第
１図に示す。第１図において１は試験パターンを
１ビツト又は２以上のビツトのブロツクに分割し
た個々の試験パターン（ａ，ｂ，ｃ，ｄ，ｅ，ｆ
……）と、その試験パターンのブロツクの位置情
報（１，２，３，１，２，……）と、試験パター
ンの１ワードの最後のブロツクの位置を示す最終
ブロツク情報（001001……）を格納する記憶装置
である。６は論理回路の試験前に記憶装置１から
転送された一定量の試験パターンを格納し、試験
時にその試験パターンをワード単位で発生して、
被試験論理回路に印加するための記憶装置であ
り、複数のブロツク７，８，９に分割されてい
る。２２は書き込み制御回路であり、記憶装置１
からのブロツク位置情報１，２，３に対応する記
憶装置６のブロツク７，８，９に書き込みパルス
５のタイミングで書き込み信号２５，２６，２７
を印加する。３１はアドレスポインタであり、記
憶装置１からの最終ブロツク情報が１のときは、
その次のサイクルから記憶装置６のアドレスを歩
進する。
１図に示す。第１図において１は試験パターンを
１ビツト又は２以上のビツトのブロツクに分割し
た個々の試験パターン（ａ，ｂ，ｃ，ｄ，ｅ，ｆ
……）と、その試験パターンのブロツクの位置情
報（１，２，３，１，２，……）と、試験パター
ンの１ワードの最後のブロツクの位置を示す最終
ブロツク情報（001001……）を格納する記憶装置
である。６は論理回路の試験前に記憶装置１から
転送された一定量の試験パターンを格納し、試験
時にその試験パターンをワード単位で発生して、
被試験論理回路に印加するための記憶装置であ
り、複数のブロツク７，８，９に分割されてい
る。２２は書き込み制御回路であり、記憶装置１
からのブロツク位置情報１，２，３に対応する記
憶装置６のブロツク７，８，９に書き込みパルス
５のタイミングで書き込み信号２５，２６，２７
を印加する。３１はアドレスポインタであり、記
憶装置１からの最終ブロツク情報が１のときは、
その次のサイクルから記憶装置６のアドレスを歩
進する。
従つて記憶装置１にブロツク単位で分割されて
格納された試験パターンは、試験開始前に必要量
が記憶装置６に次々に転送されて格納され、試験
時には記憶装置６から試験パターンが発生され、
その試験パターンが他の種々の回路を経由して被
試験論理回路に与えられる。
格納された試験パターンは、試験開始前に必要量
が記憶装置６に次々に転送されて格納され、試験
時には記憶装置６から試験パターンが発生され、
その試験パターンが他の種々の回路を経由して被
試験論理回路に与えられる。
このような論理回路試験装置において、記憶装
置６のあるブロツクに故障がある場合、又はある
ブロツクに対応する記憶装置６と被試験論理回路
間の回路等に故障がある場合には、試験を続行す
ることはできない。実際の論理回路試験装置にお
いては、記憶装置６内のブロツク及びそれに対応
する上記回路には未使用部分があり、この未使用
部分を故障部分と切換えて試験を行なうことは可
能である。しかしながらこの場合、記憶装置１に
格納する内容を変更する必要が有り、そのための
プログラムの作成に多大の時間を要する。したが
つて従来の論理回路試験装置においては、装置の
一部に故障が発生した場合には、被試験論理回路
の機能試験を継続することができないという不都
合があつた。
置６のあるブロツクに故障がある場合、又はある
ブロツクに対応する記憶装置６と被試験論理回路
間の回路等に故障がある場合には、試験を続行す
ることはできない。実際の論理回路試験装置にお
いては、記憶装置６内のブロツク及びそれに対応
する上記回路には未使用部分があり、この未使用
部分を故障部分と切換えて試験を行なうことは可
能である。しかしながらこの場合、記憶装置１に
格納する内容を変更する必要が有り、そのための
プログラムの作成に多大の時間を要する。したが
つて従来の論理回路試験装置においては、装置の
一部に故障が発生した場合には、被試験論理回路
の機能試験を継続することができないという不都
合があつた。
〈発明の目的〉
この発明は試験パターンを発生するための記憶
装置内のブロツクに故障がある場合又はその記憶
装置と被試験論理回路との間に故障がある場合に
外部記憶装置等に格納された試験パターンの内容
を変更することなく故障部分と未使用部分との接
続変更のみで試験を継続することができる論理回
路試験装置を提供しようとするものである。
装置内のブロツクに故障がある場合又はその記憶
装置と被試験論理回路との間に故障がある場合に
外部記憶装置等に格納された試験パターンの内容
を変更することなく故障部分と未使用部分との接
続変更のみで試験を継続することができる論理回
路試験装置を提供しようとするものである。
〈発明の概要〉
この発明によれば試験パターンを発生するため
の記憶装置における不良部分に対応するブロツク
の位置情報と、未使用部分に対応するブロツクの
位置情報をレジスタに格納しておき、試験パター
ンを格納した記憶装置から読み出されたブロツク
位置情報が、不良ブロツクの位置情報と一致した
ときは、そのときの試験パターンを一時保持して
おき、その保持した試験パターンを、試験パター
ンを発生する記憶装置の未使用ブロツクに格納し
ながら、次々と試験パターンを格納した記憶装置
から試験パターンを発生する記憶装置へ、試験パ
ターンを転送することができる。このため試験パ
ターンを発生する記憶装置と被試験論理回路間に
おける回路中の不良ブロツクに対応する部分と、
未使用ブロツクに対応する部分の接続変更をする
のみで、論理回路の試験を続行することができ、
試験パターンの変更を要しない。
の記憶装置における不良部分に対応するブロツク
の位置情報と、未使用部分に対応するブロツクの
位置情報をレジスタに格納しておき、試験パター
ンを格納した記憶装置から読み出されたブロツク
位置情報が、不良ブロツクの位置情報と一致した
ときは、そのときの試験パターンを一時保持して
おき、その保持した試験パターンを、試験パター
ンを発生する記憶装置の未使用ブロツクに格納し
ながら、次々と試験パターンを格納した記憶装置
から試験パターンを発生する記憶装置へ、試験パ
ターンを転送することができる。このため試験パ
ターンを発生する記憶装置と被試験論理回路間に
おける回路中の不良ブロツクに対応する部分と、
未使用ブロツクに対応する部分の接続変更をする
のみで、論理回路の試験を続行することができ、
試験パターンの変更を要しない。
〈発明の実施例〉
(イ) 構成
この発明による一実施例の構成を第２図に示
す。第２図において１０１は試験パターンを格納
するための記憶装置であり、第１図の場合と同様
に試験パターンを１又は２以上のビツトで構成さ
れるブロツク毎に分割した個々の試験パターン
（ａ，ｂ，ｃ，ｄ，ｅ，ｆ……）と、その試験パ
ターンのブロツクの位置情報（１，２，３，１，
２，３……）と、試験パターンの１ワードの最後
のブロツクの位置を示す最終ブロツク情報
（001001……）とが格納されている。１０６は試
験開始前に記憶装置１０１から転送されたブロツ
ク単位の試験パターンをワード単位で格納し、試
験時にこれを発生して被試験論理回路に印加する
ための記憶装置である。記憶装置１０６は、この
例では複数のブロツク１０７，１０８，１０９，
１１０に分割されている。
す。第２図において１０１は試験パターンを格納
するための記憶装置であり、第１図の場合と同様
に試験パターンを１又は２以上のビツトで構成さ
れるブロツク毎に分割した個々の試験パターン
（ａ，ｂ，ｃ，ｄ，ｅ，ｆ……）と、その試験パ
ターンのブロツクの位置情報（１，２，３，１，
２，３……）と、試験パターンの１ワードの最後
のブロツクの位置を示す最終ブロツク情報
（001001……）とが格納されている。１０６は試
験開始前に記憶装置１０１から転送されたブロツ
ク単位の試験パターンをワード単位で格納し、試
験時にこれを発生して被試験論理回路に印加する
ための記憶装置である。記憶装置１０６は、この
例では複数のブロツク１０７，１０８，１０９，
１１０に分割されている。
１１１は記憶装置１０６の不良ブロツクの位置
情報を格納するレジスタであり、１１２は記憶装
置１０６の使用していないブロツクの位置情報を
格納するレジスタである。１１３は記憶装置１０
１からの位置情報１０３とレジスタ１１１に格納
された不良ブロツクの位置情報１１５の比較を行
なう比較回路であり、比較結果が不一致のときに
０、一致のときに１がレジスタ１１６に印加され
る。レジスタ１１６は、比較回路１１３からの比
較結果が１のときのみ記憶装置１０１から読み出
された試験パターンを格納する。１１８は記憶装
置１０１からの最終ブロツク情報１０４を格納す
るレジスタである。１２０は選択回路であり、レ
ジスタ１１８からの最終ブロツク信号が１１９が
０のとき、記憶装置１０１からのブロツク位置情
報１０３を選択し、１のときレジスタ１１２に格
納された使用していないブロツクの位置情報を選
択して、それらを制御回路１２２に印加する。
情報を格納するレジスタであり、１１２は記憶装
置１０６の使用していないブロツクの位置情報を
格納するレジスタである。１１３は記憶装置１０
１からの位置情報１０３とレジスタ１１１に格納
された不良ブロツクの位置情報１１５の比較を行
なう比較回路であり、比較結果が不一致のときに
０、一致のときに１がレジスタ１１６に印加され
る。レジスタ１１６は、比較回路１１３からの比
較結果が１のときのみ記憶装置１０１から読み出
された試験パターンを格納する。１１８は記憶装
置１０１からの最終ブロツク情報１０４を格納す
るレジスタである。１２０は選択回路であり、レ
ジスタ１１８からの最終ブロツク信号が１１９が
０のとき、記憶装置１０１からのブロツク位置情
報１０３を選択し、１のときレジスタ１１２に格
納された使用していないブロツクの位置情報を選
択して、それらを制御回路１２２に印加する。
１２３は選択回路であり、レジスタ１１８から
の最終ブロツク信号１１９が０のとき、記憶装置
１０１からの個々のブロツク毎に分割された試験
パターン１０２を選択し、１の時はレジスタ１１
６に格納された試験パターン１２９を選択して、
それらを記憶装置１０６の個々のブロツク１０
７，１０８，１０９，１１０に印加する。１２２
は書き込み制御回路であり、選択回路１２０から
の位置情報により書き込みパルス１０５のタイミ
ングで、記憶装置１０６のブロツク１０７，１０
８，１０９，１１０に、書き込みパルス１２５，
１２６，１２７，１２８を印加する。
の最終ブロツク信号１１９が０のとき、記憶装置
１０１からの個々のブロツク毎に分割された試験
パターン１０２を選択し、１の時はレジスタ１１
６に格納された試験パターン１２９を選択して、
それらを記憶装置１０６の個々のブロツク１０
７，１０８，１０９，１１０に印加する。１２２
は書き込み制御回路であり、選択回路１２０から
の位置情報により書き込みパルス１０５のタイミ
ングで、記憶装置１０６のブロツク１０７，１０
８，１０９，１１０に、書き込みパルス１２５，
１２６，１２７，１２８を印加する。
１３２はアドレス制御回路であり、レジスタ１
１８からの最終ブロツク信号が１のとき動作クロ
ツク１３４をアドレスポインタ１３１に与え、比
較回路１１３から一致信号が与えられたときは、
レジスタ１１８からの最終ブロツク信号が１のと
きの動作クロツク１３４の次のサイクルで動作ク
ロツク１３４をアドレスポインタ１３１に印加す
る。さらにアドレス制御回路１３２は、動作クロ
ツク１３４をプログラムカウンタ１３３に伝えて
おり、比較回路１１３から一致信号が与えられな
いときは動作クロツク１３４をそのままプログラ
ムカウンタ１３３に与え、比較回路１１３から一
致信号が与えられたときは、レジスタ１１８から
最終ブロツク信号が与えられた後に、一致信号の
数だけ動作クロツク１３４の供給を停止する。プ
ログラムカウンタ１３３はアドレス制御回路１３
２からのクロツクにより歩進して、記憶装置１０
１にアドレスを与える。アドレスポインタ１３１
はアドレス制御回路１３２からのクロツクにより
歩進して、記憶装置１０６にアドレスを与える。
１８からの最終ブロツク信号が１のとき動作クロ
ツク１３４をアドレスポインタ１３１に与え、比
較回路１１３から一致信号が与えられたときは、
レジスタ１１８からの最終ブロツク信号が１のと
きの動作クロツク１３４の次のサイクルで動作ク
ロツク１３４をアドレスポインタ１３１に印加す
る。さらにアドレス制御回路１３２は、動作クロ
ツク１３４をプログラムカウンタ１３３に伝えて
おり、比較回路１１３から一致信号が与えられな
いときは動作クロツク１３４をそのままプログラ
ムカウンタ１３３に与え、比較回路１１３から一
致信号が与えられたときは、レジスタ１１８から
最終ブロツク信号が与えられた後に、一致信号の
数だけ動作クロツク１３４の供給を停止する。プ
ログラムカウンタ１３３はアドレス制御回路１３
２からのクロツクにより歩進して、記憶装置１０
１にアドレスを与える。アドレスポインタ１３１
はアドレス制御回路１３２からのクロツクにより
歩進して、記憶装置１０６にアドレスを与える。
(ロ) 動作
第２図に示す実施例の動作を以下に説明する。
この例では試験パターン発生用記憶装置１０６の
ブロツクのうち、１０８が不良ブロツクであり、
１１０が使用していないブロツクとした場合を示
している。従つてこの実施例では、ブロツク１０
８に格納する試験パターンをブロツク１１０に格
納し得るように、試験パターンの転送を行なう。
この例では試験パターン発生用記憶装置１０６の
ブロツクのうち、１０８が不良ブロツクであり、
１１０が使用していないブロツクとした場合を示
している。従つてこの実施例では、ブロツク１０
８に格納する試験パターンをブロツク１１０に格
納し得るように、試験パターンの転送を行なう。
レジスタ１１２に使用していないブロツクを示
す位置情報「４」、レジスタ１１１に不良のブロ
ツクの位置情報「２」をあらかじめ設定してお
く。レジスタ１１８は「０」に設定しておく。動
作クロツク１３４によりプログラムカウンタ１３
３が歩進され、記憶装置１０１からの読み出しが
開始される。最初に記憶装置１０１からはブロツ
ク位置情報「１」が１０３に、最終ブロツク情報
「０」が１０４に、ブロツク位置情報「１」で示
された記憶装置１０６のブロツクに転送すべき試
験パターン「ａ」が１０２に読み出される。
す位置情報「４」、レジスタ１１１に不良のブロ
ツクの位置情報「２」をあらかじめ設定してお
く。レジスタ１１８は「０」に設定しておく。動
作クロツク１３４によりプログラムカウンタ１３
３が歩進され、記憶装置１０１からの読み出しが
開始される。最初に記憶装置１０１からはブロツ
ク位置情報「１」が１０３に、最終ブロツク情報
「０」が１０４に、ブロツク位置情報「１」で示
された記憶装置１０６のブロツクに転送すべき試
験パターン「ａ」が１０２に読み出される。
ブロツクの位置情報「１」は、レジスタ１１８
に格納されている最終ブロツク信号が「０」の
為、選択回路１２０を介して、書き込み制御回路
１２２に印加される。試験パターン「ａ」は、レ
ジスタ１１８に格納されている最終ブロツク信号
が「０」のため、選択回路１２３を介して、試験
パターン発生用記憶装置１０６の各ブロツク１０
７，１０８，１０９，１１０に印加される。書き
込み制御回路１２２は、選択回路１２０からの位
置情報が「１」なので、書き込みパルス１０５に
同期して、記憶装置１０６のブロツク１０７に書
き込みパルス１２５を印加する。これにより試験
パターン「ａ」が記憶装置１０６のブロツク１０
７に書き込まれる。
に格納されている最終ブロツク信号が「０」の
為、選択回路１２０を介して、書き込み制御回路
１２２に印加される。試験パターン「ａ」は、レ
ジスタ１１８に格納されている最終ブロツク信号
が「０」のため、選択回路１２３を介して、試験
パターン発生用記憶装置１０６の各ブロツク１０
７，１０８，１０９，１１０に印加される。書き
込み制御回路１２２は、選択回路１２０からの位
置情報が「１」なので、書き込みパルス１０５に
同期して、記憶装置１０６のブロツク１０７に書
き込みパルス１２５を印加する。これにより試験
パターン「ａ」が記憶装置１０６のブロツク１０
７に書き込まれる。
このとき同時に比較回路１１３では、ブロツク
位置情報「１」とレジスタ１１１に格納されてい
る不良ブロツクの位置情報「２」の比較を行なう
が、不一致であるため、レジスタ１１６には試験
パターン「ａ」は取り込まない。又、比較回路１
１３からの比較結果が不一致であり、レジスタ１
１８からの最終ブロツク信号が「０」であるた
め、アドレス制御回路１３２は、動作クロツク１
３４をプログラムカウンタ１３３に供給する。
位置情報「１」とレジスタ１１１に格納されてい
る不良ブロツクの位置情報「２」の比較を行なう
が、不一致であるため、レジスタ１１６には試験
パターン「ａ」は取り込まない。又、比較回路１
１３からの比較結果が不一致であり、レジスタ１
１８からの最終ブロツク信号が「０」であるた
め、アドレス制御回路１３２は、動作クロツク１
３４をプログラムカウンタ１３３に供給する。
このため次に記憶装置１０１から次のブロツク
位置情報「２」、最終ブロツク情報「０」試験パ
ターン「ｂ」、が読み出されることにより、上記
と同様の手順で、試験パターン「ｂ」が記憶装置
１０６のブロツク１０８に書き込まれる。この時
比較回路１１３に印加されるブロツク位置情報
「２」と、レジスタ１１１からの不良ブロツクの
位置情報「２」が等しいために、比較回路１１３
からは、一致信号が出力され、試験パターン
「ｂ」がレジスタ１１６に取り込まれる。
位置情報「２」、最終ブロツク情報「０」試験パ
ターン「ｂ」、が読み出されることにより、上記
と同様の手順で、試験パターン「ｂ」が記憶装置
１０６のブロツク１０８に書き込まれる。この時
比較回路１１３に印加されるブロツク位置情報
「２」と、レジスタ１１１からの不良ブロツクの
位置情報「２」が等しいために、比較回路１１３
からは、一致信号が出力され、試験パターン
「ｂ」がレジスタ１１６に取り込まれる。
次に記憶装置１０１からブロツク位置情報
「３」、最終ブロツク情報「１」、試験パターン
「ｃ」が読み出されることにより、記憶装置１０
６のブロツク１０９に、試験パターン「ｃ」が書
き込まれる。この試験パターン「ｃ」の書き込み
後に、最終ブロツク情報「１」がレジスタ１１８
に取り込まれる。
「３」、最終ブロツク情報「１」、試験パターン
「ｃ」が読み出されることにより、記憶装置１０
６のブロツク１０９に、試験パターン「ｃ」が書
き込まれる。この試験パターン「ｃ」の書き込み
後に、最終ブロツク情報「１」がレジスタ１１８
に取り込まれる。
レジスタ１１８に「１」が設定されると、選択
回路１２０を介して、レジスタ１１２に格納され
ている不使用ブロツクの位置情報「４」が、書き
込み制御回路１２２に印加されるとともに、レジ
スタ１１６に格納された試験パターン「ｂ」が、
選択回路１２３を介して、記憶装置１０６の各ブ
ロツク１０７，１０８，１０９，１１０に印加さ
れる。書き込み制御回路１２２は、選択回路１２
０から不使用ブロツクの位置情報「４」が印加さ
れると、記憶装置１０６のブロツク１１０に、書
き込みパルス１０５に同期して書き込みパルス１
２８を印加する。これにより試験パターンｂが記
憶装置１０６のブロツク１１０に書き込まれる。
回路１２０を介して、レジスタ１１２に格納され
ている不使用ブロツクの位置情報「４」が、書き
込み制御回路１２２に印加されるとともに、レジ
スタ１１６に格納された試験パターン「ｂ」が、
選択回路１２３を介して、記憶装置１０６の各ブ
ロツク１０７，１０８，１０９，１１０に印加さ
れる。書き込み制御回路１２２は、選択回路１２
０から不使用ブロツクの位置情報「４」が印加さ
れると、記憶装置１０６のブロツク１１０に、書
き込みパルス１０５に同期して書き込みパルス１
２８を印加する。これにより試験パターンｂが記
憶装置１０６のブロツク１１０に書き込まれる。
この時アドレス制御回路１３２は、レジスタ１
１８から最終ブロツク信号「１」が与えられかつ
その信号の供給以前に比較回路１１３から一致信
号が与えられたため、動作クロツク１３４のプロ
グラムカウンタ１３３への供給を１サイクルだけ
中止する。従つて記憶装置１０６の不使用ブロツ
ク１１０に試験パターンを書き込む場合には、記
憶装置１０１の読み出しは停止する。アドレス制
御回路１３２は次のサイクルで、再び動作クロツ
ク１３４をプログラムカウンタ１３３に与えて、
記憶装置１０１からの読み出しを開始するととも
に、その時の動作クロツク１３４のタイミング
で、アドレスポインタ１３１にクロツクを与え、
記憶装置１０６のアドレスを歩進する。
１８から最終ブロツク信号「１」が与えられかつ
その信号の供給以前に比較回路１１３から一致信
号が与えられたため、動作クロツク１３４のプロ
グラムカウンタ１３３への供給を１サイクルだけ
中止する。従つて記憶装置１０６の不使用ブロツ
ク１１０に試験パターンを書き込む場合には、記
憶装置１０１の読み出しは停止する。アドレス制
御回路１３２は次のサイクルで、再び動作クロツ
ク１３４をプログラムカウンタ１３３に与えて、
記憶装置１０１からの読み出しを開始するととも
に、その時の動作クロツク１３４のタイミング
で、アドレスポインタ１３１にクロツクを与え、
記憶装置１０６のアドレスを歩進する。
以下同様の手順で第２図に示すように記憶装置
１０１に格納された試験パターンが転送され、記
憶装置１０６に格納される。この実施例では不良
ブロツク１０８にも試験パターンを格納している
が、不良ブロツクには試験パターンを格納しなく
てもよい。
１０１に格納された試験パターンが転送され、記
憶装置１０６に格納される。この実施例では不良
ブロツク１０８にも試験パターンを格納している
が、不良ブロツクには試験パターンを格納しなく
てもよい。
〈発明の効果〉
このようにこの発明によれば、試験パターンを
格納した記憶装置１０１から試験パターンを発生
する記憶装置１０６に試験パターンを転送する場
合において記憶装置１０６中の不良ブロツクに対
応する試験パターンを、記憶装置１０６中の不使
用ブロツクに書き込むことができる。従つて論理
回路試験装置において、試験パターンを発生する
記憶装置と被試験論理回路間に故障が発生した場
合でも、接続変更をするのみで論理回路の試験を
行なうことができ、試験パターンの作成のための
プログラム変更を要しない。
格納した記憶装置１０１から試験パターンを発生
する記憶装置１０６に試験パターンを転送する場
合において記憶装置１０６中の不良ブロツクに対
応する試験パターンを、記憶装置１０６中の不使
用ブロツクに書き込むことができる。従つて論理
回路試験装置において、試験パターンを発生する
記憶装置と被試験論理回路間に故障が発生した場
合でも、接続変更をするのみで論理回路の試験を
行なうことができ、試験パターンの作成のための
プログラム変更を要しない。
実際の論理回路試験装置は、被試験論理回路の
複雑高度化により、試験パターン量も膨大となる
ため、プログラム変更を要しないという本発明の
効果は極めて大である。
複雑高度化により、試験パターン量も膨大となる
ため、プログラム変更を要しないという本発明の
効果は極めて大である。
第１図は従来の論理回路試験装置において試験
パターンを格納する記憶装置から試験パターンを
発生する記憶装置へ試験パターンを転送する場合
の構成を示すブロツク図、第２図はこの発明によ
る論理回路試験装置において試験パターンを格納
する記憶装置から試験パターンを発生する記憶装
置へ試験パターンを転送する場合の一実施例を示
すブロツク図である。 １，１０１……試験パターン格納用記憶装置、
６，１０６……試験パターン発生用記憶装置、１
１１，１１２，１１６，１１８……レジスタ、１
１３……比較回路、２２，１２２……書き込み制
御回路、１２０，１２３……選択回路、３１，１
３１……アドレスポインタ、１３３……プログラ
ムカウンタ、１３２……アドレス制御回路。
パターンを格納する記憶装置から試験パターンを
発生する記憶装置へ試験パターンを転送する場合
の構成を示すブロツク図、第２図はこの発明によ
る論理回路試験装置において試験パターンを格納
する記憶装置から試験パターンを発生する記憶装
置へ試験パターンを転送する場合の一実施例を示
すブロツク図である。 １，１０１……試験パターン格納用記憶装置、
６，１０６……試験パターン発生用記憶装置、１
１１，１１２，１１６，１１８……レジスタ、１
１３……比較回路、２２，１２２……書き込み制
御回路、１２０，１２３……選択回路、３１，１
３１……アドレスポインタ、１３３……プログラ
ムカウンタ、１３２……アドレス制御回路。
Claims (1)
- １ 論理回路の機能試験を行う論理回路試験装置
において、個々の試験パターンを１又は２以上の
ビツトで構成されるブロツク毎に分割してその分
割された試験パターンとブロツクの位置情報とを
格納する試験パターン格納用記憶装置と、試験開
始前に該試験パターン格納用記憶装置から試験パ
ターンが転送され試験時に試験パターンを被試験
論理回路に印加する試験パターン発生用記憶装置
と、論理回路試験装置の故障箇所に対応する該試
験パターン発生用記憶装置のブロツクの位置情報
を格納する不良位置格納用レジスタと、該試験パ
ターン格納用記憶装置に格納されたブロツクの位
置情報と該不良位置格納用レジスタに格納された
ブロツクの位置情報を比較する比較回路と、該比
較回路において一致がとれた時点に該試験パター
ン格納用記憶装置から転送されたブロツク単位の
試験パターンを格納する試験パターン格納用レジ
スタと、該試験パターン発生用記憶装置における
使用していないブロツクの位置情報を格納する不
使用位置格納用レジスタと、該不使用位置格納用
レジスタの位置情報か該試験パターン格納用記憶
装置の位置情報かを選択する選択回路とを有し、
該試験パターン格納用記憶装置から試験パターン
発生用記憶装置に試験パターンを転送するときに
該選択回路の不使用位置情報のブロツクに、該試
験パターン格納用レジスタの試験パターンを転送
することを特徴とする論理回路試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203878A JPS5994086A (ja) | 1982-11-19 | 1982-11-19 | 論理回路試験装置 |
| US06/552,374 US4555663A (en) | 1982-11-19 | 1983-11-16 | Test pattern generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203878A JPS5994086A (ja) | 1982-11-19 | 1982-11-19 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994086A JPS5994086A (ja) | 1984-05-30 |
| JPH0434109B2 true JPH0434109B2 (ja) | 1992-06-04 |
Family
ID=16481207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57203878A Granted JPS5994086A (ja) | 1982-11-19 | 1982-11-19 | 論理回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4555663A (ja) |
| JP (1) | JPS5994086A (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2149159B (en) * | 1983-10-28 | 1987-07-08 | Membrain Ltd | Method and apparatus for generating sequence of multibit words |
| JPH0641966B2 (ja) * | 1984-02-15 | 1994-06-01 | 株式会社アドバンテスト | パタ−ン発生装置 |
| DE3513551A1 (de) * | 1985-04-16 | 1986-10-16 | Wandel & Goltermann Gmbh & Co, 7412 Eningen | Digitaler wortgenerator zur automatischen erzeugung periodischer dauerzeichen aus n-bit-woertern aller wortgewichte und deren permutationen |
| JPS6279379A (ja) * | 1985-10-02 | 1987-04-11 | Ando Electric Co Ltd | タイミング信号発生装置 |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JPS62184373A (ja) * | 1986-02-07 | 1987-08-12 | Ando Electric Co Ltd | 試験信号発生回路 |
| JPS62195572A (ja) * | 1986-02-21 | 1987-08-28 | Mitsubishi Electric Corp | 半導体テスト装置 |
| JPS62261084A (ja) * | 1986-05-06 | 1987-11-13 | Ando Electric Co Ltd | タイミング信号発生装置 |
| EP0255118B1 (en) * | 1986-07-30 | 1999-06-09 | Hitachi, Ltd. | Pattern generator |
| US4967412A (en) * | 1988-04-08 | 1990-10-30 | Hewlett-Packard Company | Serial data frame generator for testing telecommunications circuits |
| JPH0255331U (ja) * | 1988-10-11 | 1990-04-20 | ||
| JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
| JP2882426B2 (ja) * | 1991-03-29 | 1999-04-12 | 株式会社アドバンテスト | アドレス発生装置 |
| JP3323312B2 (ja) * | 1993-12-28 | 2002-09-09 | 株式会社アドバンテスト | 高速化した試験パターン発生器 |
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JPH11154103A (ja) * | 1997-11-20 | 1999-06-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5825787A (en) * | 1997-11-25 | 1998-10-20 | Xilinx, Inc. | System and method for accessing a test vector memory |
| JPH11163838A (ja) * | 1997-11-26 | 1999-06-18 | Ando Electric Co Ltd | モデム装置のビットエラー測定装置及びそのビットエラー測定方法 |
| US6161206A (en) * | 1998-04-30 | 2000-12-12 | Credence Systems Corporation | Pattern generator for a semiconductor integrated circuit tester |
| JP4291596B2 (ja) * | 2003-02-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法 |
| KR20230020571A (ko) * | 2017-11-15 | 2023-02-10 | 프로틴텍스 엘티디. | 집적 회로 마진 측정 및 고장 예측 장치 |
| US11740281B2 (en) | 2018-01-08 | 2023-08-29 | Proteantecs Ltd. | Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing |
| TWI828676B (zh) | 2018-04-16 | 2024-01-11 | 以色列商普騰泰克斯有限公司 | 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品 |
| WO2020141516A1 (en) | 2018-12-30 | 2020-07-09 | Proteantecs Ltd. | Integrated circuit i/o integrity and degradation monitoring |
| EP4070315A4 (en) | 2019-12-04 | 2023-11-29 | Proteantecs Ltd. | MONITORING DEGRADATION OF A STORAGE DEVICE |
| US11815551B1 (en) | 2022-06-07 | 2023-11-14 | Proteantecs Ltd. | Die-to-die connectivity monitoring using a clocked receiver |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| US4388719A (en) * | 1981-01-16 | 1983-06-14 | Loranger Manufacturing Company | Dynamic signal generator |
-
1982
- 1982-11-19 JP JP57203878A patent/JPS5994086A/ja active Granted
-
1983
- 1983-11-16 US US06/552,374 patent/US4555663A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994086A (ja) | 1984-05-30 |
| US4555663A (en) | 1985-11-26 |
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