JP3879618B2 - 半導体集積回路試験装置及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の被試験対象を並列して試験することができるように構成された半導体集積回路試験装置及び方法に関する。
【０００２】
【従来の技術】
半導体集積回路試験装置（いわゆるＩＣテスタ）は、周知の通り、被試験対象としての半導体集積回路に試験パターンを印加して得られる信号と予め定められている期待値とが一致している（パス）か否か（フェイル）を判定することにより、半導体集積回路の良品又は不良品を試験するものである。半導体集積回路の試験においては、試験効率を向上させるために並列して複数の半導体集積回路に対する試験が行われる。
【０００３】
複数の半導体集積回路を並列して試験するには、複数の半導体集積回路各々に対して同一の試験パターンを分配して同時に印加し、各々の半導体集積回路から得られる信号と予め定められた期待値を各半導体集積回路毎に比較し、この比較結果に応じてパス・フェイルを判定して、半導体集積回路各々の良品又は不良品を試験している。このように、被試験対象の半導体集積回路の並列数を増加させればさせるほど、試験効率の向上を図ることができる。
【０００４】
【発明が解決しようとする課題】
ところで、半導体集積回路の試験において、全ての半導体集積回路に与える試験パターンが同一であることが予め分かっている場合には、上述のように並列に設けられた半導体集積回路に対して同一の試験パターンを分配して同時に印加することができる。
【０００５】
しかしながら、半導体集積回路の試験には、半導体集積回路に対して一度行った試験の試験結果を考慮して、その試験結果をフィードバックする試験がある。例えば、フラッシュメモリ等の半導体集積回路は、歩留まり向上のために一定量までの不良を認めており、不良エリアに関する情報を不良情報データとして同じ半導体集積回路内の正常エリアに書き込み、実使用時に、この不良情報データを読み出して不良エリアを使用しないようにする運用がなされる。
【０００６】
しかしながら、半導体集積回路毎に不良情報データは異なり、また、不良情報データが書き込まれる正常エリアも異なるため、半導体集積回路毎の試験結果をフィードバックして試験する必要があり、並列に設けられた半導体集積回路全てに対して同一のパターンを同時に印加する上述した試験を行うことはできない。
【０００７】
このために、従来は試験パターンを印加する半導体集積回路を一時に１つだけ選択し、選択した半導体集積回路に対して以前行った試験結果に応じた試験パターンを印加してパス・フェイルを判断する動作を、並列に設けられた半導体集積回路の分だけ行う必要があった。つまり、半導体集積回路を選択して試験を行う試験方法においては、個々の半導体集積回路に対して順番に試験する必要があり、試験に長時間を要し、極めて効率が悪いという問題があった。
【０００８】
上記の問題を解決するために、並列的に設けられた半導体集積回路に対応させて試験パターンを発生する回路を設ければ、複数の半導体集積回路に対して同時に異なる試験パターンを印加することができるが、装置規模が大きくなり、コストが上昇してしまうという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、大幅な装置のコスト上昇を招かずに、並列に設けられた被試験対象に対して異なる試験パターンを印加することができ、効率的に半導体集積回路の試験を行うことができる半導体集積回路試験装置及び方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体集積回路試験装置は、並列に設けられた被試験対象（３０ａ〜３０ｎ）に試験パターンを印加して試験を行う半導体集積回路試験装置であって、前記被試験対象に対して同一の第１試験パターンを同時に印加して得られる試験結果に応じて生成された第２試験パターンを、前記被試験対象毎に記憶する記憶部（１９）と、前記記憶部に対し、記憶されている前記被試験対象毎の第２試験パターンを同時に出力させる読出信号を出力する読出信号出力部（２０）と、前記第１試験パターン又は第２試験パターンの何れか一方を選択して前記被試験対象に印加する選択部（１５ａ〜１５ｎ）とを備えることを特徴としている。
この発明によれば、並列に設けられた被試験対象に対して同一の第１試験パターンを同時に印加して得られる試験結果に応じた第２試験パターンを、被試験対象毎に記憶する記憶部を備え、この記憶部から第２試験パターンを読み出して同時に被試験対象に印加するようにしているため、大幅な装置のコスト上昇を招かずに、並列に設けられた被試験対象に対して異なる試験パターンを印加することができ、効率的に半導体集積回路の試験を行うことができる。
また、本発明の半導体集積回路試験装置は、前記第１試験パターンの元となるパターンを発生するパターン発生器（１０）と、前記第１パターンのタイミングを規定するタイミング信号を発生するタイミング信号発生器（１１）と、前記タイミング信号発生器から出力されるタイミング信号に基づいて前記パターン発生器から出力されるパターンを整形する波形整形器（１２）と、前記波形整形器で整形されたパターンを前記被試験対象の分だけ分配して前記第１試験パターンとする分配器（１３）とを備えることを特徴としている。
また、本発明の半導体集積回路試験装置は、前記記憶部から出力される第２試験パターンと前記分配器の出力とを入力とし、前記分配器から出力される信号に基づいて前記第２試験パターンを整形して前記選択部に出力する整形器（１４ａ〜１４ｎ）を備えることを特徴としている。
更に、本発明の半導体集積回路試験装置は、前記パターン発生器が、前記第２試験パターンを前記被試験対象に印加する場合には、値が一定のパターンを発生することを特徴としている。
上記課題を解決するために、本発明の半導体集積回路試験方法は、並列に設けられた被試験対象に試験パターンを印加して試験を行う半導体集積回路試験方法であって、前記被試験対象に対して同一の第１試験パターンを同時に印加して試験を行う第１試験ステップと、前記第１試験ステップで得られる試験結果に応じた第２試験パターンを生成する生成ステップと、前記生成ステップで生成された第２試験パターンを、前記被試験対象毎に記憶する記憶ステップと、前記被試験対象毎の第２試験パターンを前記被試験対象毎に個別且つ同時に印加して試験を行う第２試験ステップとを含むことを特徴としている。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体集積回路試験装置及び方法について詳細に説明する。図１は、本発明の一実施形態による半導体集積回路試験装置の構成を示すブロック図である。図１に示すように、本発明の一実施形態による半導体集積回路試験装置は、各構成回路が低速のバスＢに接続され、並列データの受け渡しが可能に構成されている。尚、バスＢには半導体集積回路試験装置の動作を制御する不図示の制御装置が接続されており、この制御装置からバスＢを介して出力されてくる制御信号に基づいて、各部の動作が設定・制御される。
【００１２】
図１において、パターン発生器１０は、被試験対象としての半導体集積回路３０ａ〜３０ｎに印加する共通のパターン（第１試験パターン）Ｓ１を発生する。尚、本明細書及び図面において、変数ｎは半導体集積回路３０ａ〜３０ｎの数であるとする。タイミング信号発生器１１は、パターン発生器１０から出力されるパターンのタイミングを規定するタイミング信号Ｓ２を発生する。パターン発生器１０から出力されるパターンは複数ビットからなるパターンであるため、各ビット間でのタイミングを規定するためにタイミング信号Ｓ２が必要となる。尚、タイミング信号発生器１１が出力するタイミング信号の種類は、不図示の制御装置から出力される制御信号に応じて設定される。
【００１３】
波形整形器１２はタイミング信号発生器１１から出力されるタイミング信号Ｓ２に基づいて、パターン発生器１０から出力されるパターンＳ１を整形し、パターンＳ３を出力する。この波形整形器１２は、例えばフリップフロップを用いて構成されている。尚、波形整形器１２は、不図示の制御装置から出力される制御信号に応じて、タイミング信号が入力される度にＮＲＺ（ノン・リターン・ゼロ）信号を出力するように波形整形を行うか、又は、タイミング信号が入力される度にＲＺ（リターン・ゼロ）信号を出力するように波形整形を行う。
【００１４】
分配器１３は、波形整形器１２で整形されたパターンをｎだけ分配したパターンＳ４ａ〜Ｓ４ｎを出力する。また、波形整形器１４ａ〜１４ｎは、後述するメモリ１９から出力されるパターン（第２試験パターン）Ｓ５ａ〜Ｓ５ｎを、分配器１３から出力される信号に基づいて波形整形し、パターンＳ６ａ〜Ｓ６ｎを出力する。尚、波形整形器１４ａ〜１４ｎは、本発明にいう整形器に相当するものである。この波形整形器１４ａ〜１４ｎは、例えばフリップフロップを用いて構成されている。
【００１５】
選択回路１５ａ〜１５ｎは、分配器１３で分配されたパターン（第１試験パターン）Ｓ４ａ〜Ｓ４ｎ又は波形整形器１４ａ〜１４ｎから出力されるパターン（第２試験パターン）Ｓ６ａ〜Ｓ６ｎの何れか一方を選択して出力するものであり、本発明にいう選択部に相当する。ドライバ回路１６ａ〜１６ｎは、選択回路１５ａ〜１５ｎからそれぞれ出力されるパターンを被試験対象としての半導体集積回路３０ａ〜３０ｎに対してそれぞれ印加する
【００１６】
判定回路１７ａ〜１７ｎは、試験パターンを半導体集積回路３０ａ〜３０ｎに印加したときに得られる信号と、予め定められた期待値とを比較し、半導体集積回路３０ａ〜３０ｎ各々のパス・フェイル判定を行う。デバイスデータ検出器１８は判定回路１７ａ〜１７ｎの判定結果に基づいて、半導体集積回路３０ａ〜３０ｎの不良情報を収集する。また、この不良情報に基づいて、半導体集積回路３０ａ〜３０ｎに対して個別に試験を行う際に用いる試験パターン（第２試験パターン）を生成する。
【００１７】
メモリ１９はデバイスデータ検出器１８が生成した試験パターンを、各半導体集積回路毎に記憶する。つまり、メモリ１９には、半導体集積回路３０ａ〜３０ｎに対して同一の試験パターン（第１試験パターン）を同時に印加して得られる試験結果に応じた試験パターンが記憶される。尚、メモリ１９は、少なくともｎビット分の試験パターンを記憶するだけの容量を有している。カウンタ２０は、メモリ１９に記憶された試験パターンを読み出すためのアドレス（読出信号）及びメモリ１９に対して試験パターンを書き込むためのアドレスを出力する。尚、上記メモリ１９は、本発明にいう記憶部に相当し、カウンタ２０は、本発明にいう読出信号出力部に相当する。以上の構成の半導体集積回路試験装置は、不図示のシステムクロックに同期して動作する。
【００１８】
次に、本発明の一実施形態による半導体集積回路の動作について説明する。まず、半導体集積回路３０ａ〜３０ｎに対して同一の試験パターンを同時に印加して試験する場合の動作について説明する。図２は、半導体集積回路３０ａ〜３０ｎに対して同一の試験パターンを同時に印加して試験するときの半導体集積回路試験装置内における波形パターンの一例を示すタイミングチャートである。尚、図２中におけるＴは、システムクロックの１周期を示している。
【００１９】
この試験を行う場合には、不図示の制御装置が、タイミング信号発生器１１に対してシステムクロックの１周期に一度だけタイミング信号を発生するように設定するとともに、波形整形器１２に対してタイミング信号Ｓ２が入力される度にＮＲＺ（ノン・リターン・ゼロ）信号を出力するように設定している。また、選択回路１５ａ〜１５ｎは、パターンＳ４ａ〜Ｓ４ｎを選択して出力するように設定されている。
【００２０】
パターン発生器１０から図２に示すパターンＳ１が出力され、タイミング信号発生器１１から図２に示すタイミング信号Ｓ２が出力されると、波形整形器１２はパターンＳ１を波形整形したパターンＳ３を出力する。尚、不図示の制御装置は、パターン発生器１０から出力されるパターンに応じて予め定められた期待値を判定回路１７ａ〜１７ｎに対して出力しておく。図２を参照すると、パターンＳ３は、タイミング信号Ｓ２が入力された時点におけるパターンＳ１のレベルを、システムクロックの１周期分だけ維持した波形であることが分かる。
【００２１】
波形整形器１２から出力されたパターンＳ３は分配器１３に出力されてｎ分配される。分配されたパターンはパターンＳ４ａ〜Ｓ４ｎとして分配器１３から出力され、選択回路１５ａ〜１５ｎ及びドライバ回路１６ａ〜１６ｎをそれぞれ介して半導体集積回路３０ａ〜３０ｎにそれぞれ同時に印加される。半導体集積回路３０ａ〜３０ｎに試験パターンを印加すると、印加した試験パターンに応じた信号が半導体集積回路３０ａ〜３０ｎからそれぞれ出力される。
【００２２】
半導体集積回路３０ａ〜３０ｎから出力された信号は、判定回路１７ａ〜１７ｎへそれぞれ入力される。判定回路１７ａ〜１７ｎは、半導体集積回路３０ａ〜３０ｎから出力された信号と、予め不図示の制御装置から出力された期待値とを比較し、パス・フェイルを判定する。この判定結果は、デバイスデータ検出器１８へ出力される。尚、以上説明した同一の試験パターンを半導体集積回路３０ａ〜３０ｎに同時に印加して試験を行うステップは、本発明にいう第１試験ステップに相当する。
【００２３】
以上の動作を終了すると、デバイスデータ検出器１８は、得られた試験結果に基づいて半導体集積回路３０ａ〜３０ｎの不良情報を収集し、この不良情報に基づいて、半導体集積回路３０ａ〜３０ｎに対して個別に試験を行う際に用いる試験パターン（第２試験パターン）を生成する（生成ステップ）。そして、この試験パターンをバスＢを介してメモリ１９に転送して記憶させる。尚、デバイスデータ検出器１８からメモリ１９へのバスＢを介したデータ転送は低速で行われるため、カウンタ２０はバスＢの転送速度に応じたタイミング（システムクロックよりも低速なタイミング）で書き込みアドレスを出力する。メモリ１９に試験パターンを記憶させる動作は、本発明にいう記憶ステップに相当する。
【００２４】
次に、以上の試験結果をフィードバックして試験する場合の動作について説明する。図３は、半導体集積回路３０ａ〜３０ｎ毎に異なる試験パターンを同時に印加して試験するときの半導体集積回路試験装置内における波形パターンの一例を示すタイミングチャートである。尚、図３中におけるＴは、システムクロックの１周期を示している。
【００２５】
この試験を行う場合には、不図示の制御装置が、パターン発生器１０に対して値が一定のパターンＳ１を出力するように設定し、タイミング信号発生器１１に対してシステムクロックの１周期に２度タイミング信号を発生するように設定するとともに、波形整形器１２に対してタイミング信号Ｓ２が入力される度にＲＺ（リターン・ゼロ）信号を出力するように設定している。また、選択回路１５ａ〜１５ｎは、パターンＳ６ａ〜Ｓ６ｎを選択して出力するように設定されている。
【００２６】
パターン発生器１０から図３に示す値が一定のパターンＳ１が出力され、タイミング信号発生器１１から図３に示すタイミング信号Ｓ２が出力されると、波形整形器１２はパターンＳ１を波形整形したパターンＳ３を出力する。尚、半導体集積回路３０ａ〜３０ｎ毎に試験パターンを同時に印加する試験を行う場合であっても、不図示の制御装置は、パターン発生器１０から出力されるパターンに応じて予め定められた期待値を判定回路１７ａ〜１７ｎに対して出力しておく。
【００２７】
図３を参照すると、波形整形器１２から出力されるパターンＳ３はタイミング信号Ｓ２が入力される度に値が変わるパターンであることが分かる。このパターンＳ３は分配器１３に出力されてｎ分配される。分配されたパターンはパターンＳ４ａ〜Ｓ４ｎとして波形整形器１４ａ〜１４ｎに出力される。また、パターン発生器１０及びタイミング信号発生器１１の動作と並行して、カウンタ２０はシステムクロックに同期してメモリ１９に記憶された試験パターンを読み出すためのアドレスを出力する。
【００２８】
カウンタ２０からアドレスが出力されると、メモリ１９からはカウンタ２０から出力されたアドレスに記憶されているパターンＳ５ａ〜Ｓ５ｎが同時に出力される。尚、図３においては、パターンＳ５ａ及びパターンＳ５ｎを代表させて図示しており、これらは互いに異なるパターンであるとしている。波形整形器１４ａ〜１４ｎは、分配器１３から出力されるパターンＳ４ａ〜Ｓ４ｎに基づいてメモリ１９から出力されるパターンＳ５ａ〜Ｓ５ｎを整形し、パターンＳ６ａ〜Ｓ６ｎとして選択回路１５ａ〜１５ｎにそれぞれ出力する。
【００２９】
波形整形器１４ａ〜１４ｎから出力されたパターンＳ６ａ〜Ｓ６ｎは、選択回路１５ａ〜１５ｎ及びドライバ回路１６ａ〜１６ｎをそれぞれ介して半導体集積回路３０ａ〜３０ｎにそれぞれ同時に印加される。半導体集積回路３０ａ〜３０ｎに試験パターンを印加すると、印加した試験パターンに応じた信号が半導体集積回路３０ａ〜３０ｎからそれぞれ出力される。
【００３０】
半導体集積回路３０ａ〜３０ｎから出力された信号は、判定回路１７ａ〜１７ｎへそれぞれ入力される。判定回路１７ａ〜１７ｎは、半導体集積回路３０ａ〜３０ｎから出力された信号と、予め不図示の制御装置から出力された期待値とを比較し、パス・フェイルを判定する。この判定結果は、デバイスデータ検出器１８へ出力される。尚、以上説明した異なる試験パターンを半導体集積回路３０ａ〜３０ｎに同時に印加して試験を行うステップは、本発明にいう第２試験ステップに相当する。
【００３１】
以上説明したように、半導体集積回路３０ａ〜３０ｎに印加する試験パターンが同一である場合であっても、相互に異なる場合であっても、各々の試験パターンが半導体集積回路３０ａ〜３０ｎにほぼ同時に印加されて試験が行われるため、並列に設けられた被試験対象に対して効率的に試験を行うことができる。また、図１に示したように、本実施形態においては、さほど装置構成を複雑化、高コスト化せずに半導体集積回路３０ａ〜３０ｎに対して同一の試験パターン及び異なる試験パターンを同時に印加することができる。
【００３２】
以上、本発明の一実施形態による半導体集積回路試験装置及び方法について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では試験パターン（第２試験パターン）を記憶するためにメモリ１９を備えていたが、メモリに限らず、レジスタ、ハードディスク等の記憶装置を備える構成であっても良い。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、並列に設けられた被試験対象に対して同一の第１試験パターンを同時に印加して得られる試験結果に応じた第２試験パターンを、被試験対象毎に記憶する記憶部を備え、この記憶部から第２試験パターンを読み出して同時に被試験対象に印加するようにしているため、大幅な装置のコスト上昇を招かずに、並列に設けられた被試験対象に対して異なる試験パターンを印加することができ、効率的に半導体集積回路の試験を行うことができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体集積回路試験装置の構成を示すブロック図である。
【図２】 半導体集積回路３０ａ〜３０ｎに対して同一の試験パターンを同時に印加して試験するときの半導体集積回路試験装置内における波形パターンの一例を示すタイミングチャートである。
【図３】 半導体集積回路３０ａ〜３０ｎ毎に異なる試験パターンを同時に印加して試験するときの半導体集積回路試験装置内における波形パターンの一例を示すタイミングチャートである。
【符号の説明】
１０ パターン発生器
１１ タイミング信号発生器
１２ 波形整形器
１３ 分配器
１５ａ〜１５ｎ 選択回路（選択部）
１９ メモリ（記憶部）
２０ カウンタ（読出信号出力部）
３０ａ〜３０ｎ 半導体集積回路（被試験対象）

Claims (5)

1. 並列に設けられた被試験対象に試験パターンを印加して試験を行う半導体集積回路試験装置であって、
   前記被試験対象に対して同一の第１試験パターンを同時に印加して得られる試験結果に応じて生成された第２試験パターンを、前記被試験対象毎に記憶する記憶部と、
   前記記憶部に対し、記憶されている前記被試験対象毎の第２試験パターンを同時に出力させる読出信号を出力する読出信号出力部と、
   前記第１試験パターン又は第２試験パターンの何れか一方を選択して前記被試験対象に印加する選択部と
   を備えることを特徴とする半導体集積回路試験装置。
2. 前記第１試験パターンの元となるパターンを発生するパターン発生器と、
   前記第１パターンのタイミングを規定するタイミング信号を発生するタイミング信号発生器と、
   前記タイミング信号発生器から出力されるタイミング信号に基づいて前記パターン発生器から出力されるパターンを整形する波形整形器と、
   前記波形整形器で整形されたパターンを前記被試験対象の分だけ分配して前記第１試験パターンとする分配器と
   を備えることを特徴とする請求項１記載の半導体集積回路試験装置。
3. 前記記憶部から出力される第２試験パターンと前記分配器の出力とを入力とし、前記分配器から出力される信号に基づいて前記第２試験パターンを整形して前記選択部に出力する整形器を備えることを特徴とする請求項２記載の半導体集積回路試験装置。
4. 前記パターン発生器は、前記第２試験パターンを前記被試験対象に印加する場合には、値が一定のパターンを発生することを特徴とする請求項３記載の半導体集積回路試験装置。
5. 並列に設けられた被試験対象に試験パターンを印加して試験を行う半導体集積回路試験方法であって、
   前記被試験対象に対して同一の第１試験パターンを同時に印加して試験を行う第１試験ステップと、
   前記第１試験ステップで得られる試験結果に応じた第２試験パターンを生成する生成ステップと、
   前記生成ステップで生成された第２試験パターンを、前記被試験対象毎に記憶する記憶ステップと、
   前記被試験対象毎の第２試験パターンを前記被試験対象毎に個別且つ同時に印加して試験を行う第２試験ステップと
   を含むことを特徴とする半導体集積回路試験方法。

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