JPH10221416A - アドレスパターン発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＤＲＡＭのようにアドレス中のビットごと
に役割が個別に分かれている場合、ＩＣを試験するため
の試験プログラムが複雑化してしまう。 【解決手段】 所定のビットグループのアドレスパター
ンを演算する複数のレジスタ演算回路１、２、３、４
と、所定のレジスタ演算回路の出力信号に対しビットシ
フトを行うシフト回路７、８と、シフト回路７、８およ
び演算器６の各出力信号から任意の位置のビット選択を
することにより出力するアドレスパターンを算出する選
択回路１０を備える。このように独立なレジスタ演算回
路１、２、３、４を用いて意味のあるビットグループ毎
にアドレスパターンを演算することにより、各レジスタ
演算回路毎に部分的なアドレスパターンを発生するプロ
グラムを準備すればよく、試験プログラムが複雑化する
ことがなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリＩＣ等を試
験するためのＩＣテスタに用いられるアドレスパターン
発生回路に関するものである。

【０００２】

【従来の技術】メモリＩＣを測定するＩＣテスタに用い
られるアドレスパターン発生回路は、一般にアルゴリズ
ミックパターンジェネレーション回路と呼ばれ、ある種
の演算アルゴリズムに従って、スキャン、マーチ、ギャ
ロップ等の測定用テストパターンを容易に発生させるこ
とができる。このアドレスパターンを容易に発生するた
めに、専用の四則演算回路が必要になる。図３に従来の
アドレスパターン発生回路の回路構成図を示す。この回
路は、複数のレジスタ演算回路を並列に並べ、これらの
出力信号を任意選択することによりＩＣテスタに用いら
れるアドレスパターンを発生する回路である。図３の例
では、同一構成の３つのレジスタ演算回路１、２、３が
並列に並べられた例を示している。図において、レジス
タ演算回路１、２、３を構成する符号１１、２１、３１
は、デバイスに加えるアドレスパターンを演算するため
の汎用レジスタであり、以下では「メインレジスタ」と
呼ぶ。また、符号１３、２３、３３は、新たなアドレス
パターンを算出するために基準となるアドレス値等を保
持するレジスタであり、以下では「補助レジスタ」と呼
ぶ。また、符号１２、２２、３２は、メインレジスタ１
１、２１、３１の出力値に対し、補助レジスタ１３、２
３、３３との四則演算を実行する演算器である。また、
符号３０はレジスタ演算回路１、２、３の各出力信号を
任意に選択する出力信号選択回路である。符号２０はコ
ントロールメモリであり、テストパターンを発生させる
ための制御プログラムをストアし、実行順序（実行番
地）に従って、各レジスタ演算回路１、２、３及び、出
力レジスタ選択回路３０を制御する信号３１、３２、３
３、３４を出力する。

【０００３】図４は、図３のアドレスパターン発生回路
のタイムチャートを示した図である。図よりシステムク
ロックに同期して各レジスタ演算回路１、２、３内のメ
インレジスタ１１、２１、３１に記憶されている内容が
出力信号Ａ１、Ａ２、Ａ３，Ｂ１、Ｂ２、Ｂ３およびＣ
１、Ｃ２、Ｃ３として出力される。そして、その出力信
号の中から、コントロールメモリ２０の制御のもと出力
信号選択回路３０によりアドレス信号が選択される。図
の例では、クロック１のタイミングでは、出力信号選択
回路３０によりレジスタ演算回路１の出力信号Ａ１が選
択され、出力される。次のクロック２では、レジスタ演
算回路２の出力信号Ｂ２が選択され、出力され、クロッ
ク３では、レジスタ演算回路３の出力信号Ｃ３が選択さ
れ、出力される。

【０００４】ところで近年のメモリＩＣは、マイクロプ
ロセッサ等の高速／高機能化に追従するために、サイク
ルタイム（アクセスタイム）を短くする必要がでてき
た。これに対応するため、シンクロナスＤＲＡＭ（シン
クロナス・ダイナミック・ランダム・アクセス・メモ
リ）に代表するように、内部にサイクルタイムを短く
し、高速化するために複雑な回路を設けた半導体メモリ
が開発されている。シンクロナスＤＲＡＭ（以下、「Ｓ
ＤＲＡＭ」と呼ぶ。）では、入出力回路がクロック同期
式となっており、システムのクロック周期に同期してコ
マンド、アドレス、データの入出力が行われる。このＳ
ＤＲＡＭのチップ内の記憶領域であるメモリセルアレイ
は複数グループ（複数バンク構成）に分かれている。そ
の結果、１チップでもバンク毎にアクセスでき、高速な
リード／ライトができるインタリーブ動作が可能となっ
ている。この機能により、あたかも複数のメモリチップ
が存在するかのように、それぞれの複数グループに対し
独立してアクセスできるようになる。例えば、１６［Ｍ
ｂｉｔ］容量のＳＤＲＡＭの場合、２バンク構成をとれ
ば、８［Ｍｂｉｔ］のＤＲＡＭが２つ独立して存在する
のと同じ動作をとることができる。また、このＳＤＲＡ
Ｍは開始アドレスが与えられた場合に、メモリ内部で自
動的にアドレスをインクリメントすることにより続きの
アドレスを自動的に求める機能を備えている。すなわ
ち、ＳＤＲＡＭはチップ内部にコラムアドレスのカウン
タをもっており、入力されたコラムアドレスから、クロ
ックに同期してアドレスをカウントアップし、外部から
順次アドレス指定をしなくても連続したアドレスデータ
のリード／ライトが可能となっている。この内部のアド
レスカウンタを用いたデータの転送を「バーストモー
ド」と呼ぶ。また、バーストモードを実現するために、
ＳＤＲＡＭのアドレスをビットグループごとに意味を持
たせている。なお、このバーストモードに関するアドレ
ス内のビットグループを「バーストアドレス」と呼ぶ。
なお、そのほか、ＳＤＲＡＭにおいて分割されたバンク
をセレクトするために用いられるビットグループを「バ
ンクアドレス」と呼び、バンクアドレスとバーストアド
レスで使われた残りのビットグループを「プレートアド
レス」と呼ぶことにする。なお、このバーストモードは
２つのタイプがあり、シーケンシャルとインタリーブと
がある。シーケンシャルタイプは、開始アドレスに対
し、内部のバイナリカウンタ値をカウントアップし、連
続したアドレスデータの高速なリード／ライトを可能に
している。一方、インタリーブタイプは、開始アドレス
に対し、内部のバイナリカウンタ値を順次、排他的論理
和をとっていくことによりインターリーブされたメモリ
内のアドレスを求め、高速なリード／ライトを可能にし
ている。

【０００５】図５は、ＳＤＲＡＭのタイムチャートを示
した図である。この例は、バーストアドレス長が１、
２、４の場合を示している。なお、「バーストアドレス
長」とは、一回のアドレス入力後にシリアル入力・出力
されるデータの個数をいう。図において、データをリー
ドする場合、クロックに同期して各信号の入出力が行わ
れているが、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）信号によりカラムアドレスがラッチされ、ＣＡ
Ｓ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信
号によりカラムアドレスがラッチされる。これによりリ
ードするメモリのアドレスが確定する。その後、データ
アドレス長ＢＬが「１」の場合には１個のデータが、
「２」あるいは「４」の場合には２個あるいは４個の連
続したデータがクロックに同期して出力される。これら
の技術を用いることによって、ＳＤＲＡＭでは、６６〜
１３３［ＭＨＺ］のサイクルタイムが実現できている。
したがって、このような高速なメモリＩＣを試験するた
めのＩＣテスタに用いられるアドレスパターン発生回路
は、高速に演算可能なアドレスパターン発生機能が必要
である。

【０００６】

【発明が解決しようとする課題】しかし、上述のＳＤＲ
ＡＭのバーストアドレスに見られるように、外部からの
入力アドレスに対し、ＩＣ内部にてアドレス番地を演算
する場合や、バンクアドレスやバーストアドレスのよう
にアドレス中のビットごとに役割が個別に分かれている
場合は、従来のように複数のレジスタ演算回路の出力を
任意に選択するようなアドレスパターン発生回路では、
ＩＣを試験するための試験プログラムが複雑化してしま
う。さらに、このような複雑な試験プログラムを各レジ
スタ演算回路で演算しているのでは演算時間がかかり、
高速アクセス可能なメモリＩＣのサイクルタイムに追い
つけない場合がある。

【０００７】本発明はこのような事情に鑑みてなされた
もので、 １）複雑な試験プログラムを必要とせず、 ２）高速アクセス可能なＩＣのテスト用アドレスパター
ンの発生が可能なアドレスパターン発生回路を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明のうち請求項１に記載の発明は、所定のビッ
トグループのアドレスパターンを演算する複数のレジス
タ演算回路と、前記複数のレジスタ演算回路のうち所定
のレジスタ演算回路の出力信号に対しビットシフトを行
うシフト回路と、前記シフト回路の出力信号および前記
所定のレジスタ演算回路以外のレジスタ演算回路の出力
信号から演算されたアドレスパターンを出力する選択回
路と、を備えたことを特徴とするアドレスパターン発生
回路である。

【０００９】請求項２に記載の発明は、請求項１記載の
アドレスパターン発生回路において、前記シフト回路の
ビットシフト量を制御するシフト制御回路を備えたこと
を特徴としている。

【００１０】次に、請求項３に記載の発明は、請求項１
または請求項２に記載のアドレスパターン発生回路にお
いて、前記レジスタ演算回路が、所定のビットグループ
のアドレスパターンを演算するために必要となるパター
ンを演算する複数の補助レジスタ演算回路と、前記補助
レジスタ演算回路の各出力信号から所定のビットグルー
プのアドレスパターンを演算する演算回路と、を備えた
ことを特徴としている。

【００１１】次に請求項４に記載の発明は、請求項１乃
至請求項３のいずれかの項に記載のアドレスパターン発
生回路において、前記選択回路が、前記シフト回路の出
力信号および前記所定のレジスタ演算回路以外のレジス
タ演算回路の出力信号から任意の位置のビット選択によ
り算出されたアドレスパターンを出力することを特徴と
している。

【００１２】

【発明の実施の形態】以下、本発明の一実施形態による
アドレスパターン発生回路を図面を参照して説明する。
図１は、本実施の形態によるアドレスパターン発生回路
の回路構成を示したものである。図において符号１、
２、３、４は同一構成のレジスタ演算回路である。この
レジスタ演算回路１、２、３、４は、デバイスに加える
アドレスパターンを演算するための汎用レジスタである
メインレジスタ１１、２１、３１、４１、新たなアドレ
スパターンを算出するための値を保持する補助レジスタ
１３、２３、３３、４３、メインレジスタ１１、２１、
３１、４１の出力値に対し、補助レジスタ１３、２３、
３３、４３との四則演算を実行する演算器１２、２２、
３２、４２により構成されている。また、符号６はレジ
スタ演算回路１、２の各出力信号に対して演算を行う演
算回路、符号７、８はレジスタ演算回路３、４の出力信
号のビットシフトをするシフト回路、符号９はシフト回
路７、８のビットシフト数を制御するシフト制御回路、
符号１０は演算器６およびシフト回路７、８の出力信号
の任意のビット位置のビット選択し、ＩＣテスタ用のア
ドレスパターンを出力する選択回路である。また、符号
５はコントロールメモリであり、テストパターンを発生
させるための制御プログラムをストアし、実行順序に従
って、各レジスタ演算回路１、２、３、４、演算器６、
シフト制御回路９、及び選択回路１０を制御する信号を
リアルタイムに出力する。

【００１３】なお、本実施の形態ではＳＤＲＡＭを試験
対象のＩＣであるものとして説明する。ここで、ＳＤＲ
ＡＭのアドレスは、図１に示すように個別に意味を持つ
３つのビットグループに分けられ、上位ビット（ＭＢ
Ｓ）からそれぞれバンクアドレス、プレートアドレス、
バーストアドレスとなっているものとする。また、レジ
スタ演算回路１、２はバーストアドレスを演算するため
に用いられ、レジスタ演算回路３、４はそれぞれプレー
トアドレス、バンクアドレスを演算するために用いられ
るものとする。ここで、バーストアドレスを演算するた
めに２つのレジスタ演算回路１、２を用いているのは複
数のレジスタ演算回路を持つことにより、同時に複数の
演算が可能になり、効率よく所定のビットグループのア
ドレスパターンを発生できるようにするためである。な
お、演算器６はこの２つのレジスタ演算回路１、２の出
力信号に対し加算、または排他的論理和等の演算を実行
し、バーストアドレスに関するアドレスパターンを算出
する。また、シフト回路７、８は、シフト制御回路９の
制御のもとレジスタ演算回路３、４により算出されたプ
レートアドレス、バンクアドレスを所定のビット位置ま
でビット移動させるために用いられている。

【００１４】次にこのアドレスパターン発生回路の動作
を説明する。図２は、本実施の形態のアドレスパターン
発生回路のタイムチャートを示した図である。図におい
てシステムクロックに同期して各レジスタ演算回路１、
２、３、４内のメインレジスタ１１、２１、３１、４１
に記憶されたビットグループのアドレスパタンＡ１、Ａ
２、Ａ３・・・，Ｂ１、Ｂ２、Ｂ３・・・，Ｃ１、Ｃ
２、Ｃ３・・・，およびＤ１、Ｄ２、Ｄ３・・・が出力
される。また、図より、クロック１において、レジスタ
演算回路１、２の出力信号Ａ１、Ｂ１から演算器６によ
り演算された信号ＡＤ１が出力される。また、レジスタ
演算回路３、４の出力信号Ｃ１、Ｄ１に対しシフト回路
７、８によりビットシフトされた信号ＢＳ１、ＣＳ１が
出力され、出力信号ＡＤ１、ＢＳ１、ＣＳ１から選択回
路１０によりビットグループ単位にビット選択された信
号ＡＤＤ１が出力される。なお、クロック２、３でも同
様にして出力される。

【００１５】上述のように意味のあるビットグループ毎
に独立なレジスタ演算回路を用いているため、各レジス
タ演算回路がビットグループ毎にアドレスパターンを発
生するプログラムを準備すればよい。そのため複雑な試
験プログラムを作成せずに任意のアドレスパターンを発
生する事ができるようになる。また、意味のあるビット
グループ毎に独立なレジスタ演算回路を用いて演算能力
を高めているため、ＳＤＲＡＭのような高速アクセス可
能なＩＣのサイクルタイムに間に合うようにアドレスパ
ターンの発生をすることができる。

【００１６】なお、上記実施形態におけるアドレスパタ
ーン発生回路として、バーストアドレスを演算するため
に２つのレジスタ演算回路１、２を用いて演算の効率化
を図っているが、これに限定されるものではない。試験
するＩＣがＳＤＲＡＭのように個別に意味を持つビット
グループに分かれる場合、少なくともその意味を持つビ
ットグループ数のレジスタ演算回路があればよい。例え
ば、図１のＳＤＲＡＭを例にした場合、アドレスは３つ
の意味をもつビットグループに分割されるので、図にお
いてレジスタ演算回路２および演算器６を省き、レジス
タ演算回路１の出力信号を直接選択回路１０に入力する
ようにしてもよい。また、逆に演算効率をよくするため
に、例えばレジスタ演算器１、２と演算器６のように、
複数のレジスタ演算回路とそれらの出力信号より演算を
行う演算器から構成される新たな回路で、レジスタ演算
器３あるいはレジスタ演算器４を置き換えてもよい。

【００１７】また、上記実施形態におけるアドレスパタ
ーン発生回路として、シフト回路７、８は、シフト回数
をシフト制御回路９により制御することにより汎用的な
ＩＣ試験用のアドレスパターンの発生を可能としている
が、試験されるＩＣが限定される場合、シフト制御回路
９を省き、シフト回路８、７によるシフト数を固定とし
た回路構成であってもよい。

【００１８】また、上記実施形態におけるアドレスパタ
ーン発生回路として、選択回路１０は、演算器６および
シフト回路７、８の出力信号の任意のビット位置のビッ
ト選択を行いＩＣテスタ用のアドレスパターンを出力し
ているが、前段のシフト回路７、８によってビットの重
なりが生じないようにビットシフトされているため、３
つの入力信号の論理和により出力するアドレスパターン
を算出するものとしてもよい。ただし、本実施の形態の
アドレスパターン発生回路を汎用ＤＲＡＭ等のＩＣテス
タに用いる場合には、出力信号の任意のビットを選択し
てアドレスパターンを出力する方が有利である。なぜな
らば、ＳＤＲＡＭのような意味のあるビットグループを
持たず、連続したアドレス構成をとる汎用ＤＲＡＭの場
合、図３に示す従来のアドレスパターン発生回路のよう
に、出力信号を選択する出力信号選択回路３０の方がア
ドレスパターンを発生するためのプログラムを作成しや
すい。そのため、選択回路１０が出力信号の任意のビッ
ト位置のビット選択可能であれば、出力信号選択回路３
０と同じ動きを実現でき、汎用ＤＲＡＭのＩＣテスタ用
のアドレスパターン発生回路としても使用可能となるか
らである。

【００１９】

【発明の効果】以上説明したように、本発明によるアド
レスパターン発生回路によれば、下記の効果を得ること
ができる。請求項１に記載の発明によれば、所定のビッ
トグループのアドレスパターンを演算する複数のレジス
タ演算回路を設け、アドレスパターン演算処理の分散を
図っている。このようにアドレスにおいて意味のあるビ
ットグループ毎に独立なレジスタ演算回路を用いている
ため、各レジスタ演算回路がビットグループ毎にアドレ
スパターンを発生するプログラムを準備すればよい。よ
って、複雑な試験プログラムを作成せずに任意のアドレ
スパターンを発生する事ができるようになる。また、意
味のあるビットグループ毎に独立なレジスタ演算回路を
用いて、演算能力を高めているため、ＳＤＲＡＭのよう
な高速アクセス可能なＩＣのサイクルタイムに間に合う
ようにアドレスパターンの発生をすることができる。

【００２０】また、請求項２に記載の発明は、レジスタ
演算回路の出力信号に対しビットシフトを行うシフト回
路のビットシフト量を制御するシフト制御回路を設けて
いる。これにより、多種類のＩＣを試験する場合におい
て、意味のあるビットグループのビット位置がかわった
としても対応可能となり、汎用的なＩＣテスタ用のアド
レスパターン発生回路となる。

【００２１】また、請求項３に記載の発明は、レジスタ
演算回路が所定のビットグループのアドレスパターンを
演算するために必要となるアドレスパターンを演算する
複数の補助レジスタ演算回路と、この補助レジスタ演算
回路の各出力信号から所定のビットグループのアドレス
パターンを演算する演算回路とにより構成されている。
よって、複数の補助レジスタ演算回路を持つことによ
り、同時に複数の演算が可能となり効率よく所定のビッ
トグループのアドレスパターンの演算ができるようにな
る。

【００２２】また、請求項４に記載の発明は、選択回路
が入力信号から任意の位置のビット選択をすることに出
力するアドレスパターンを算出している。よって、選択
回路を従来のアドレスパターン発生回路における出力信
号選択回路と同等の機能を持たせることができ、汎用Ｄ
ＲＡＭの試験にも使え、より汎用的なアドレスパターン
発生回路となる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるアドレスパターン
発生回路の構成図である。

【図２】 アドレスパターン発生回路の動作を説明する
ためのタイムチャートである。

【図３】 アドレスパターン発生回路の一従来例の回路
構成を示す図である。

【図４】 図３のアドレスパターン発生回路の動作を説
明するためのタイムチャートである。

【図５】 ＳＤＲＡＭの動作を説明するためのタイムチ
ャートである。

【符号の説明】

１、 ２、 ３、 ４ レジスタ演算回路 １１、２１、３１、４１ メインレジスタ １２、２２、３２、４２ 演算器 １３、２３、３３、４３ 補助レジスタ ５ コントロールメモリ ６ 演算器 ７、８ シフト回路 ９ シフト
制御回路 １０ 選択回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定のビットグループのアドレスパター
   ンを演算する複数のレジスタ演算回路と、 前記複数のレジスタ演算回路のうち所定のレジスタ演算
   回路の出力信号に対しビットシフトを行うシフト回路
   と、 前記シフト回路の出力信号および前記所定のレジスタ演
   算回路以外のレジスタ演算回路の出力信号から算出され
   たアドレスパターンを出力する選択回路と、を備えたこ
   とを特徴とするアドレスパターン発生回路。
2. 【請求項２】 前記シフト回路のビットシフト量を制御
   するシフト制御回路を備えたことを特徴とする請求項１
   記載のアドレスパターン発生回路。
3. 【請求項３】 前記レジスタ演算回路は、 所定のビットグループのアドレスパターンを演算するた
   めに必要となるパターンを演算する複数の補助レジスタ
   演算回路と、 前記補助レジスタ演算回路の各出力信号から所定のビッ
   トグループのアドレスパターンを演算する演算回路と、
   を備えたことを特徴とする請求項１または請求項２に記
   載のアドレスパターン発生回路。
4. 【請求項４】 前記選択回路は、 前記シフト回路の出力信号および前記所定のレジスタ演
   算回路以外のレジスタ演算回路の出力信号から任意の位
   置のビット選択により算出されたアドレスパターンを出
   力することを特徴とする請求項１乃至請求項３のいずれ
   かに記載のアドレスパターン発生回路。