JP3367848B2 - 半導体デバイスのテスト装置 - Google Patents
半導体デバイスのテスト装置Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- G—PHYSICS
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスを
テストする半導体デバイスのテスト装置に関する。
テストする半導体デバイスのテスト装置に関する。
【０００２】
【従来の技術】不良解析メモリを用いて半導体デバイス
をテストする従来のテスト装置の構成を図４に示す。こ
の従来のテスト装置は、ＣＰＵ２と、ＡＬＰＧ（ALgori
thimicPattern Generator）４と、書込み制御部８と、
比較器１０と、フェイル情報制御部１２と、不良解析メ
モリ１４1 ，…１４n とを備えている。
をテストする従来のテスト装置の構成を図４に示す。こ
の従来のテスト装置は、ＣＰＵ２と、ＡＬＰＧ（ALgori
thimicPattern Generator）４と、書込み制御部８と、
比較器１０と、フェイル情報制御部１２と、不良解析メ
モリ１４1 ，…１４n とを備えている。
【０００３】この従来のテスト装置の構成及び動作を、
ａ）テストのサイクルタイムが不良解析メモリのサイク
ルタイムより遅い場合と ｂ）早い場合に分けて説明す
る。テストのサイクルタイム（動作速度）が不良解析メ
モリのサイクルタイム（動作速度）より遅い場合のテス
トは次のように行われる。まず、ＣＰＵ２からＡＬＰＧ
４にテスト開始指令が送られる。するとＡＬＰＧ４から
テストされる半導体デバイス（以下、ＤＵＴともいう）
７にアドレス情報およびテスト用の入力データが送ら
れ、このアドレス情報に対応するＤＵＴ７の例えばメモ
リセルにデータが書込まれる。そして、書込まれた後、
読出しが行われ、期待値データ（書込まれたはずデー
タ）と読出したデータとが比較器１０によって比較され
る。この比較結果（以降フェイル情報という）はフェイ
ル情報制御部１２を介して不良解析メモリ（以下、ＦＡ
Ｍともいう）１４1 ，…１４n に送られる（図４、図５
参照）。
ａ）テストのサイクルタイムが不良解析メモリのサイク
ルタイムより遅い場合と ｂ）早い場合に分けて説明す
る。テストのサイクルタイム（動作速度）が不良解析メ
モリのサイクルタイム（動作速度）より遅い場合のテス
トは次のように行われる。まず、ＣＰＵ２からＡＬＰＧ
４にテスト開始指令が送られる。するとＡＬＰＧ４から
テストされる半導体デバイス（以下、ＤＵＴともいう）
７にアドレス情報およびテスト用の入力データが送ら
れ、このアドレス情報に対応するＤＵＴ７の例えばメモ
リセルにデータが書込まれる。そして、書込まれた後、
読出しが行われ、期待値データ（書込まれたはずデー
タ）と読出したデータとが比較器１０によって比較され
る。この比較結果（以降フェイル情報という）はフェイ
ル情報制御部１２を介して不良解析メモリ（以下、ＦＡ
Ｍともいう）１４1 ，…１４n に送られる（図４、図５
参照）。
【０００４】またＡＬＰＧ４からの上記アドレス情報は
書込み制御部８にも送られ、このアドレス情報はＦＡＭ
１４1 ，…１４n の対応するアドレスに変換される。そ
して書込み制御部８からのメモリ選択情報に基づいてこ
の変換されたアドレスのＦＡＭのメモリセルに上記フェ
イル情報Ｆ1 ，Ｆ2 …が書き込まれる。なお、各ＦＡＭ
１４i （ｉ＝１，…ｎ）はｍ×１ビットの容量を有して
おり、フェイル情報Ｆ1 ，Ｆ2 ，…はＦＡＭのサイクル
タイム毎にＦＡＭに順次書込まれる（図５参照）。
書込み制御部８にも送られ、このアドレス情報はＦＡＭ
１４1 ，…１４n の対応するアドレスに変換される。そ
して書込み制御部８からのメモリ選択情報に基づいてこ
の変換されたアドレスのＦＡＭのメモリセルに上記フェ
イル情報Ｆ1 ，Ｆ2 …が書き込まれる。なお、各ＦＡＭ
１４i （ｉ＝１，…ｎ）はｍ×１ビットの容量を有して
おり、フェイル情報Ｆ1 ，Ｆ2 ，…はＦＡＭのサイクル
タイム毎にＦＡＭに順次書込まれる（図５参照）。
【０００５】一方、テストのサイクルタイムが不良解析
メモリのサイクルタイムより早い場合（例えばテストの
サイクルタイムが不良解析メモリのサイクルタイムの２
倍の場合）のテストは、次のように行なわれる。まず書
込み制御部８及びフェイル情報制御部１２にＣＰＵ２か
らインターリーブ情報が送られ、ｎ個の不良解析メモリ
１４1 ，…１４n が２つのグループに分けられる。続い
てＣＰＵ２からＡＬＰＧ４にテスト開始指令が送られ
る。すると、ＡＬＰＧ４からＤＵＴ７にテスト用の入力
データが送られ、このアドレス情報に対応するＤＵＴ７
のメモリセルに上記データが書込まれる。その後、読出
しが行なわれ、期待値データと、読出したデータとが比
較器１０において比較される。そしてフェイル情報Ｆ1
，Ｆ2 ，Ｆ3 ，…がフェイル情報制御部１２を介して
ＦＡＭ１４1 …１４n に送られる（図６参照）。
メモリのサイクルタイムより早い場合（例えばテストの
サイクルタイムが不良解析メモリのサイクルタイムの２
倍の場合）のテストは、次のように行なわれる。まず書
込み制御部８及びフェイル情報制御部１２にＣＰＵ２か
らインターリーブ情報が送られ、ｎ個の不良解析メモリ
１４1 ，…１４n が２つのグループに分けられる。続い
てＣＰＵ２からＡＬＰＧ４にテスト開始指令が送られ
る。すると、ＡＬＰＧ４からＤＵＴ７にテスト用の入力
データが送られ、このアドレス情報に対応するＤＵＴ７
のメモリセルに上記データが書込まれる。その後、読出
しが行なわれ、期待値データと、読出したデータとが比
較器１０において比較される。そしてフェイル情報Ｆ1
，Ｆ2 ，Ｆ3 ，…がフェイル情報制御部１２を介して
ＦＡＭ１４1 …１４n に送られる（図６参照）。
【０００６】またＡＬＰＧ４から上記アドレス情報は書
込み制御部８にも送られ、このアドレス情報はＦＡＭ１
４i （ｉ＝１，…ｎ）の対応するアドレスに変換され
る。そして書込み制御部８からのメモリ選択情報に基づ
いてこの変換されたアドレスのＦＡＭ１４i （ｉ＝１，
…ｎ）のメモリセルに上記フェイル情報Ｆ1 ，Ｆ2 ，…
が書込まれる。
込み制御部８にも送られ、このアドレス情報はＦＡＭ１
４i （ｉ＝１，…ｎ）の対応するアドレスに変換され
る。そして書込み制御部８からのメモリ選択情報に基づ
いてこの変換されたアドレスのＦＡＭ１４i （ｉ＝１，
…ｎ）のメモリセルに上記フェイル情報Ｆ1 ，Ｆ2 ，…
が書込まれる。
【０００７】奇数番目のすなわち第１番目、第３番目、
…は、第１グループのＦＡＭ１４1の１番目、３番目、
…のアドレスのメモリセルに各々書込まれ、偶数番目す
なわち第２番目、第４番目、…のフェイル情報Ｆ2 ，Ｆ
4 ，…は、第２グループのＦＡＭ１４2 の２番目、４番
目のアドレスのメモリセルに書込まれる（図６参照）。
なお、１番目と２番目のフェイル情報Ｆ1 ，Ｆ2 は同一
の不良解析メモリのサイクルタイム内で第１グループの
ＦＡＭ１４1 ，第２グループのＦＡＭ１４2 に各々書込
まれる（図６参照）。
…は、第１グループのＦＡＭ１４1の１番目、３番目、
…のアドレスのメモリセルに各々書込まれ、偶数番目す
なわち第２番目、第４番目、…のフェイル情報Ｆ2 ，Ｆ
4 ，…は、第２グループのＦＡＭ１４2 の２番目、４番
目のアドレスのメモリセルに書込まれる（図６参照）。
なお、１番目と２番目のフェイル情報Ｆ1 ，Ｆ2 は同一
の不良解析メモリのサイクルタイム内で第１グループの
ＦＡＭ１４1 ，第２グループのＦＡＭ１４2 に各々書込
まれる（図６参照）。
【０００８】
【発明が解決しようとする課題】現在（１）半導体デバ
イスの大容量化、（２）多数の半導体デバイスの同時測
定化にともない、テスト装置の不良解析メモリは増大し
ていく傾向がある。
イスの大容量化、（２）多数の半導体デバイスの同時測
定化にともない、テスト装置の不良解析メモリは増大し
ていく傾向がある。
【０００９】上述のように従来のテスト装置において
は、測定される半導体デバイスの動作スピードが不良解
析メモリの構成半導体素子の動作スピードよりも早い場
合には、上記不良解析メモリをインターリーブし、フェ
イル情報を分けて格納していた。
は、測定される半導体デバイスの動作スピードが不良解
析メモリの構成半導体素子の動作スピードよりも早い場
合には、上記不良解析メモリをインターリーブし、フェ
イル情報を分けて格納していた。
【００１０】このため、高速で測定する際には、不良解
析メモリの容量の制約により、測定される半導体デバイ
スの個数が低減し、テストに要するコストが増大すると
いう問題があった。
析メモリの容量の制約により、測定される半導体デバイ
スの個数が低減し、テストに要するコストが増大すると
いう問題があった。
【００１１】また、上記測定されるデバイスの個数を増
すために不良解析メモリの容量を増すことが考えられる
が、不良解析メモリを構成する半導体素子は高価であ
り、テスト装置が高くなり、テストに要するコストが増
すという問題が生じる。
すために不良解析メモリの容量を増すことが考えられる
が、不良解析メモリを構成する半導体素子は高価であ
り、テスト装置が高くなり、テストに要するコストが増
すという問題が生じる。
【００１２】本発明は上記事情を考慮してなされたもの
であって、同時に測定される半導体デバイスの個数が低
減するのを可及的に防止することのできる半導体デバイ
スのテスト装置を提供することを目的とする。
であって、同時に測定される半導体デバイスの個数が低
減するのを可及的に防止することのできる半導体デバイ
スのテスト装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明による半導体デバ
イスのテスト装置の第１の態様は、測定される半導体デ
バイスの測定部のアドレス、前記測定部に入力される入
力データ、および前記入力データが入力されたときに前
記半導体デバイスから出力されるべき期待値データを発
生するＡＬＰＧと、前記入力データが入力されたときに
前記半導体デバイスから実際に出力される出力データ
と、前記期待値データとを比較し、比較結果をフェイル
情報として出力する比較手段と、前記フェイル情報が格
納される複数のフェイル情報格納メモリと、テストのサ
イクルタイムが前記フェイル情報格納メモリのサイクル
タイムより早い場合に入力される分割テスト情報に基づ
いてフェイル情報を選択するためのテストパス情報を発
生するテストパス制御手段と、前記測定部のアドレスに
基づいて前記フェイル情報格納メモリ内のメモリセルを
選択し、この選択されたメモリセルに前記テストパス情
報に基づいて前記フェイル情報を書込む書込み制御部
と、を備えていることを特徴とする。
イスのテスト装置の第１の態様は、測定される半導体デ
バイスの測定部のアドレス、前記測定部に入力される入
力データ、および前記入力データが入力されたときに前
記半導体デバイスから出力されるべき期待値データを発
生するＡＬＰＧと、前記入力データが入力されたときに
前記半導体デバイスから実際に出力される出力データ
と、前記期待値データとを比較し、比較結果をフェイル
情報として出力する比較手段と、前記フェイル情報が格
納される複数のフェイル情報格納メモリと、テストのサ
イクルタイムが前記フェイル情報格納メモリのサイクル
タイムより早い場合に入力される分割テスト情報に基づ
いてフェイル情報を選択するためのテストパス情報を発
生するテストパス制御手段と、前記測定部のアドレスに
基づいて前記フェイル情報格納メモリ内のメモリセルを
選択し、この選択されたメモリセルに前記テストパス情
報に基づいて前記フェイル情報を書込む書込み制御部
と、を備えていることを特徴とする。
【００１４】また本発明による半導体デバイスのテスト
装置の第２の態様は、第１の態様のテスト装置におい
て、前記半導体デバイスは半導体記憶装置であり、前記
入力データは前記半導体記憶装置のメモリセルに書込む
ためのデータであり、前記期待値データは前記入力デー
タが書込まれた後、読出した時に得られるべきデータで
あって前記入力データと同一の値であることを特徴とす
る。
装置の第２の態様は、第１の態様のテスト装置におい
て、前記半導体デバイスは半導体記憶装置であり、前記
入力データは前記半導体記憶装置のメモリセルに書込む
ためのデータであり、前記期待値データは前記入力デー
タが書込まれた後、読出した時に得られるべきデータで
あって前記入力データと同一の値であることを特徴とす
る。
【００１５】
【発明の実施の形態】本発明による半導体デバイスのテ
スト装置の一実施の形態の構成を図１に示す。この実施
の形態のテスト装置は、図４に示す従来のテスト装置に
おいて、テストパス制御部６を新たに設けたものであ
る。このテストパス制御部６は、ＡＬＰＧ４から送られ
てくるテストサイクルクロックと、テストのサイクルタ
イムが不良解析メモリのサイクルタイムより早い場合に
ＣＰＵ２から送られてくる分割テスト情報とに基づいて
テストパス情報を生成し、書込み制御部８に送る。
スト装置の一実施の形態の構成を図１に示す。この実施
の形態のテスト装置は、図４に示す従来のテスト装置に
おいて、テストパス制御部６を新たに設けたものであ
る。このテストパス制御部６は、ＡＬＰＧ４から送られ
てくるテストサイクルクロックと、テストのサイクルタ
イムが不良解析メモリのサイクルタイムより早い場合に
ＣＰＵ２から送られてくる分割テスト情報とに基づいて
テストパス情報を生成し、書込み制御部８に送る。
【００１６】この実施の形態のテスト装置の動作を図２
及び図３を参照して説明する。
及び図３を参照して説明する。
【００１７】まずテストのサイクルタイムが不良解析メ
モリのサイクルタイムより遅いかどうかがＣＰＵ２によ
って判定される（図３のステップ３１，３２参照）。そ
して遅い場合はステップＦ８に進み、従来技術で説明し
た図５の場合と同様にしてフェイル情報の取込みが行わ
れる。すなわち、ＣＰＵ２からＡＬＰＧ４にテスト開始
指令が送られる。するとＡＬＰＧ４から、ＤＵＴ７にア
ドレス情報およびテスト用の入力データが送られ、この
アドレス情報に対応するＤＵＴ７の、例えば、メモリセ
ルにデータが書込まれる。そして書込まれた後、上記メ
モリセルからデータが読出され、期待値データと読出し
たデータとが比較器１０によって比較される。この比較
結果（フェイル情報）は図５に示すようにフェイル情報
制御部１２を介してＦＡＭ１４1 ，…１４n に送られ
る。
モリのサイクルタイムより遅いかどうかがＣＰＵ２によ
って判定される（図３のステップ３１，３２参照）。そ
して遅い場合はステップＦ８に進み、従来技術で説明し
た図５の場合と同様にしてフェイル情報の取込みが行わ
れる。すなわち、ＣＰＵ２からＡＬＰＧ４にテスト開始
指令が送られる。するとＡＬＰＧ４から、ＤＵＴ７にア
ドレス情報およびテスト用の入力データが送られ、この
アドレス情報に対応するＤＵＴ７の、例えば、メモリセ
ルにデータが書込まれる。そして書込まれた後、上記メ
モリセルからデータが読出され、期待値データと読出し
たデータとが比較器１０によって比較される。この比較
結果（フェイル情報）は図５に示すようにフェイル情報
制御部１２を介してＦＡＭ１４1 ，…１４n に送られ
る。
【００１８】またＡＬＰＧ４からの上記アドレス情報は
書込み制御部８にも送られ、このアドレス情報はＦＡＭ
１４1 ，…１４n の対応するアドレスに変換される。そ
して書込み制御部８からのメモリ選択情報に基づいて上
記変換されたアドレスのＦＡＭのメモリセルに上記フェ
イル情報Ｆ１，Ｆ２，…が書込まれる。なお、フェイル
情報Ｆ１，Ｆ２，…は、図５に示すようにＦＡＭのサイ
クルタイム毎にＦＡＭに順次書込まれる。
書込み制御部８にも送られ、このアドレス情報はＦＡＭ
１４1 ，…１４n の対応するアドレスに変換される。そ
して書込み制御部８からのメモリ選択情報に基づいて上
記変換されたアドレスのＦＡＭのメモリセルに上記フェ
イル情報Ｆ１，Ｆ２，…が書込まれる。なお、フェイル
情報Ｆ１，Ｆ２，…は、図５に示すようにＦＡＭのサイ
クルタイム毎にＦＡＭに順次書込まれる。
【００１９】一方、図３のステップ３２に示すように、
テストのサイクルタイムが不良解析メモリのサイクルタ
イムより早い場合、例えばテストのサイクルタイムがＦ
ＡＭのサイクルタイムの２倍の場合は、ステップ３３に
進み、ＣＰＵ２によって、フェイル情報を何サイクルに
分けて取込むかが判断される。この実施の形態において
は、テストのサイクルタイムがＦＡＭのサイクルタイム
の２倍であるから２サイクルに分けて取込む。続いてス
テップ３４に示すように判断結果に応じてＣＰＵ２によ
ってテストのパス情報として何サイクル目を選択するか
が設定され、この設定された情報が分割テスト情報とし
てＣＰＵ２からテストパス制御部６に送られる。
テストのサイクルタイムが不良解析メモリのサイクルタ
イムより早い場合、例えばテストのサイクルタイムがＦ
ＡＭのサイクルタイムの２倍の場合は、ステップ３３に
進み、ＣＰＵ２によって、フェイル情報を何サイクルに
分けて取込むかが判断される。この実施の形態において
は、テストのサイクルタイムがＦＡＭのサイクルタイム
の２倍であるから２サイクルに分けて取込む。続いてス
テップ３４に示すように判断結果に応じてＣＰＵ２によ
ってテストのパス情報として何サイクル目を選択するか
が設定され、この設定された情報が分割テスト情報とし
てＣＰＵ２からテストパス制御部６に送られる。
【００２０】そしてＣＰＵ２からＡＬＰＧ４にテスト開
始指令が送られ、第１回目のテストサイクルが開始され
る（ステップ３５参照）。すなわち、ＡＬＰＧ４からＤ
ＵＴ７にテスト用の入力データが、書込み制御部８にア
ドレス情報が、テストパス制御部６にテストサイクルク
ロックが送られる。すると、上記アドレス情報に対応す
るＤＵＴ７のメモリセルに上記入力データが書込まれ
る。その後、読出しが行われ、期待値データと、読出し
データとが比較器１０において比較される。そして図２
（ａ）に示すようにフェイル情報Ｆ１，Ｆ２，Ｆ３…が
フェイル情報制御部１２を介してＦＡＭに送られる。こ
のとき、書込み制御部においては、ＡＬＰＧ４からのア
ドレス情報は、複数のＦＡＭ１４1 ，…１４n の中から
どのＦＡＭを選択するかを示すメモリ選択情報と、この
選択されたＦＡＭのどのアドレスのメモリセルに書込む
かを示すアドレス書込み情報に変換され、ＦＡＭに送ら
れる。また、テストパス情報もＦＡＭに送られる。な
お、この実施の形態においては、第１回目のテストサイ
クルのときのテストパス情報は、図２（ａ）に示すよう
に１番目、３番目、…すなわち奇数番目のフェイル情報
Ｆ１，Ｆ３を選択するための情報である。
始指令が送られ、第１回目のテストサイクルが開始され
る（ステップ３５参照）。すなわち、ＡＬＰＧ４からＤ
ＵＴ７にテスト用の入力データが、書込み制御部８にア
ドレス情報が、テストパス制御部６にテストサイクルク
ロックが送られる。すると、上記アドレス情報に対応す
るＤＵＴ７のメモリセルに上記入力データが書込まれ
る。その後、読出しが行われ、期待値データと、読出し
データとが比較器１０において比較される。そして図２
（ａ）に示すようにフェイル情報Ｆ１，Ｆ２，Ｆ３…が
フェイル情報制御部１２を介してＦＡＭに送られる。こ
のとき、書込み制御部においては、ＡＬＰＧ４からのア
ドレス情報は、複数のＦＡＭ１４1 ，…１４n の中から
どのＦＡＭを選択するかを示すメモリ選択情報と、この
選択されたＦＡＭのどのアドレスのメモリセルに書込む
かを示すアドレス書込み情報に変換され、ＦＡＭに送ら
れる。また、テストパス情報もＦＡＭに送られる。な
お、この実施の形態においては、第１回目のテストサイ
クルのときのテストパス情報は、図２（ａ）に示すよう
に１番目、３番目、…すなわち奇数番目のフェイル情報
Ｆ１，Ｆ３を選択するための情報である。
【００２１】上述の情報がＦＡＭに送られると、メモリ
選択情報およびアドレス書込み情報によって選択された
ＦＡＭのメモリセルに、テストパス情報に従ってフェイ
ル情報Ｆ１，Ｆ３が書込まれる。すなわち、第１回目の
テストのときは１番目のフェイル情報Ｆ１がＦＡＭ１４
1 の１番目のアドレスに書込まれ、３番目のフェイル情
報Ｆ３がＦＡＭ１４1 の３番目のアドレスに順次書込ま
れる。
選択情報およびアドレス書込み情報によって選択された
ＦＡＭのメモリセルに、テストパス情報に従ってフェイ
ル情報Ｆ１，Ｆ３が書込まれる。すなわち、第１回目の
テストのときは１番目のフェイル情報Ｆ１がＦＡＭ１４
1 の１番目のアドレスに書込まれ、３番目のフェイル情
報Ｆ３がＦＡＭ１４1 の３番目のアドレスに順次書込ま
れる。
【００２２】このようにして第１回目のテストサイクル
が終了すると、残りのテストサイクルがあるかどうかが
ＣＰＵ２において判断され、ある場合は、ステップ３７
に進んで、ＣＰＵ２によって次のテストサイクルが設定
された後、ステップ３５に進み、同様にして第２回目の
テストサイクルが開始される。この第２回目のテストサ
イクルにおいては、テストパス情報は、図２（ｂ）に示
すように２番目、４番目、…すなわち偶数番目のフェイ
ル情報Ｆ２，Ｆ４…を選択するための情報である。した
がって、第２図目のテストサイクルでは、２番目のフェ
イル情報がＦＡＭ１４1 の２番目のアドレスに書込ま
れ、４番目のフェイル情報がＦＡＭ１４1の４番目のア
ドレスに順次書込まれることになる（図２（ｂ）参
照）。ステップ３６で残りのテストサイクルが無い場合
はテストは終了する。
が終了すると、残りのテストサイクルがあるかどうかが
ＣＰＵ２において判断され、ある場合は、ステップ３７
に進んで、ＣＰＵ２によって次のテストサイクルが設定
された後、ステップ３５に進み、同様にして第２回目の
テストサイクルが開始される。この第２回目のテストサ
イクルにおいては、テストパス情報は、図２（ｂ）に示
すように２番目、４番目、…すなわち偶数番目のフェイ
ル情報Ｆ２，Ｆ４…を選択するための情報である。した
がって、第２図目のテストサイクルでは、２番目のフェ
イル情報がＦＡＭ１４1 の２番目のアドレスに書込ま
れ、４番目のフェイル情報がＦＡＭ１４1の４番目のア
ドレスに順次書込まれることになる（図２（ｂ）参
照）。ステップ３６で残りのテストサイクルが無い場合
はテストは終了する。
【００２３】以上説明したように、テストサイクルが早
い場合でも複数のＦＡＭをインターリーブする必要がな
くフェイル情報は、ＤＵＴ７のメモリセルに対応するＦ
ＡＭのメモリセルに書込まれる。これによりＦＡＭの容
量を増したり、同時測定される半導体デバイスの個数が
低減するのを防止できる。
い場合でも複数のＦＡＭをインターリーブする必要がな
くフェイル情報は、ＤＵＴ７のメモリセルに対応するＦ
ＡＭのメモリセルに書込まれる。これによりＦＡＭの容
量を増したり、同時測定される半導体デバイスの個数が
低減するのを防止できる。
【００２４】テストのサイクルタイムがＦＡＭのサイク
ルタイムより早い場合は、テストの回数は増えるが、一
般にＦＡＭのサイクルタイムよりテストのサイクルタイ
ムが早いテストは半導体デバイスのテストの回数が増え
ても、全体のテスト時間の増加はそれほどでもなく、テ
ストに要するコストの増加は大きくはない。
ルタイムより早い場合は、テストの回数は増えるが、一
般にＦＡＭのサイクルタイムよりテストのサイクルタイ
ムが早いテストは半導体デバイスのテストの回数が増え
ても、全体のテスト時間の増加はそれほどでもなく、テ
ストに要するコストの増加は大きくはない。
【００２５】なお。上記実施の形態においては、ＤＵＴ
７はＤＲＡＭやＳＲＡＭ等の半導体記憶装置であった
が、論理回路装置であっても良い。この場合、期待値デ
ータは入口データとはかならずしも一致しない。
７はＤＲＡＭやＳＲＡＭ等の半導体記憶装置であった
が、論理回路装置であっても良い。この場合、期待値デ
ータは入口データとはかならずしも一致しない。
【００２６】
【発明の効果】以上述べたように本発明によれば、同時
に測定される半導体デバイスの個数が低減するのを可及
的に防止することができる。
に測定される半導体デバイスの個数が低減するのを可及
的に防止することができる。
【図１】本発明によるテスト装置の一実施の形態の構成
を示すブロック図。
を示すブロック図。
【図２】実施の形態の動作を説明する説明図。
【図３】実施の形態の動作を説明するフローチャート。
【図４】従来のテスト装置の構成を示すブロック図。
【図５】従来のテスト装置動作を説明する説明図。
【図６】従来のテスト装置の動作を説明する説明図。
２ ＣＰＵ
４ ＡＬＰＧ
６ テストパス制御部
７ ＤＵＴ
８ 書込み制御部
１０ 比較器
１２ フェイル情報制御部
１４i (i=1，…n) 不良解析メモリ
Claims (3)
- 【請求項１】測定される半導体デバイスの測定部のアド
レス、前記測定部に入力される入力データ、および前記
入力データが入力されたときに前記半導体デバイスから
出力されるべき期待値データを発生するＡＬＰＧと、 前記入力データが入力されたときに前記半導体デバイス
から実際に出力される出力データと、前記期待値データ
とを比較し、比較結果をフェイル情報として出力する比
較手段と、 前記フェイル情報が格納される複数のフェイル情報格納
メモリと、 テストのサイクルが前記フェイル情報格納メモリのサイ
クルタイムより早い場合に入力される分割テスト情報に
基づいてフェイル情報を選択するためのテストパス情報
を発生するテストパス制御手段と、 前記測定部のアドレスに基づいて前記フェイル情報格納
メモリ内のメモリセルを選択し、この選択されたメモリ
セルに前記テストパス情報に基づいて前記フェイル情報
を書込む書込み制御手段と、 を備えていることを特徴とする半導体デバイスのテスト
装置。 - 【請求項２】前記半導体デバイスは半導体記憶装置であ
り、前記入力データは前記半導体記憶装置のメモリセル
に書込むためのデータであり、前記期待値データは前記
入力データが書込まれた後、読出した時に得られるべき
データであって前記入力データと同一の値であることを
特徴とする請求項１記載の半導体デバイスのテスト装
置。 - 【請求項３】テストのサイクルがフェイル情報格納メモ
リのサイクルタイムより遅いか否かを判定し、遅い場合
にはＡＬＰＧへテスト開始指令を出力し、遅くない場合
には、テストパス制御手段へ分割テスト情報を出力する
ＣＰＵを有する請求項１記載の半導体デバイスのテスト
装置。
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