JPH02122500A

JPH02122500A - 半導体メモリ

Info

Publication number: JPH02122500A
Application number: JP63274365A
Authority: JP
Inventors: Hisakazu Kotani; 小谷　久和
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-11-01
Filing date: 1988-11-01
Publication date: 1990-05-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体メモリに関するものである。

（従来の技術）従来の半導体メモリは、検査の際にアドレスピンから全
メモリセルに対応する全アドレスを順次入力して、デー
タビンから任意のデータを書き込みまたは読み出す手法
をとっており、検査のための特別な動作を行なわせてい
なかった。

（発明が解決しようとする課題）近年、微細加工技術の進歩に伴い、半導体メモノはます
ます大容量化し、ビット数の増大に伴い、検査時間も増
大する傾向がある。上記のような従来の検査法では、ビ
ット数に比例して検査時間が増加し、メガビット級の大
容量メモリでは、特に検査時間の増大により製造コスト
が上がるという問題があった。

本発明は、上記の問題を解決するもので、検査時に１ビ
ット分の入力データと制御信号を入力するのみで、アド
レスの入力の必要がない、検査所要時間の短い半導体メ
モリを提供するものである。

（課題を解決するための手段）上記の課題を解決するため、本発明は、まず、テスト制
御信号と外部制御信号を入力して、内部で発生させたテ
スト用クロックにより全行アドレスおよび全列アドレス
を発生させる一方、１ビット分のデータを入力して、内
部で保持した保持データを上記の行アドレスおよび列ア
ドレスに従い全ビットに書き込む。あるいは、上記の保
持データを正転データと反転データに分け、アドレス比
較回路で、上記の行アドレスと列アドレスが共に奇数ま
たは偶数であるかを判定し、その判定結果により上記の
正転データ、反転データのいずれか一方をメモリセルに
送出し、全ビットにデータを書き込む。さらに、読出し
データを上記の保持データと比較し、その比較結果を外
部に送出する。

あるいは、読出しデータを読出しアドレスに従って上記
の保持データの正転あるいは反転データと比較させて、
比較結果を外部に送出するものである。

（作　用）上記の構成により、検査時のアドレスの入力が不要とな
り、さらに、１ビット分のデータを入力するだけで全ビ
ットにデータが書き込まれ、あるいはそのデータの読み
出しが可能となる。また、相隣り合うビットにそれぞれ
正転および反転データを交互に書き込むことが可能とな
り、干渉の有無を検出することが可能となる。

従って、検査所要時間が大幅に短縮される。

（実施例）本発明の実施例４例について、第１図ないし第４図によ
り説明する。

第１図は、本発明による第１の実施例を示すブロック図
である。本発明による半導体メモリは、データおよび制
御信号を入力する入出力回路１と、テスト用の１ビット
分のデータを保持するテストデータ保持回路２と、メモ
リとして働くメモリセルアレイ３と、これにテストデー
タ保持回路２のテスト用データを上記のメモリセルアレ
イ３に送入する行デコーダ４と行アドレス発生器５およ
び列デコーダ６と列アドレス発生器７と、テスト手順を
制御するテスト制御回路８とから構成されている。

このように構成された半導体メモリの動作について説明
する。

まず、テスト制御信号ＴＥおよび、例えばライトイネー
ブル信号のような外部制御信号ＣＴＬをテスト制御回路
８に、また、１ビット分のテスト用データＤＩＮを入出
力回路１を通してテストデータ保持回路２にそれぞれ入
力する。テスト制御回路８は、ラッチ信号ＴＬを発生し
、入力されたテスト用データをテストデータ保持回路２
に入力し、テスト期間中保持させる一方、テスト用クロ
ックＴＣＬＫを発生し、行アドレス発生器５および列ア
ドレス発生器７に、それぞれ全行アドレスＴＲＡＤおよ
び全列アドレスＴＣＡＤを生成せしめ１行デコーダ４お
よび列デコーダ６に送出させる。テストデータ保持回路
２に保持されたテスト用データＤＩＮは１列デコーダ６
を通してメモリセルアレイ３に送出され、上記の行アド
レスＴＲＡＤおよび列アドレスＴＣＡＤによりメモリセ
ルアレイ３の全ビットに書き込まれる。

このように、本発明によれば、検査時にアドレスを順次
入力する必要がなく、外部からは、内部でクロック信号
を発生させ、制御信号を入力するだけでよい。これは、
外部アドレスビンから行デコーグ４および列デコーダ６
に至るメモリ動作に必要な信号径路を短縮するもので、
より短いサイクル時間でデータを書き込むことを可能に
する。

また、テスト用データは１ビツトだけ入力すればよいの
で、全ビット数をＮビットとすると、（Ｎ−１）サイク
ル分の入力バッファ回路の信号伝播時間が省略できる。

以上のように、第１．の実施例では、短時間でメモリセ
ルアレイの全ビットにテスト用データを書き込むことが
でき、従って。

検査時間が大幅に短くなる。

次に、本発明による第２の実施例を、第２図のブロック
図により説明する。同図に示す第２の実施例が、第１図
に示した第１の実施例と異なる点は、テストデータ保持
回路２と列デコーダ６の中間にデータセレクタ９を直列
に配置し、上記のデータセレクタ９がテストデータ保持
回路２のテスト用データそのままの正転データ、または
インバータ１０を介した反転データを選択できるように
。

直接接続およびインバータｌＯを介した間接接続の並列
に接続した点と、行アドレス発生器５および列アドレス
発生器７と上記のデータセレクタ９の間に、ナス１−制
御回路８の指令に従って行アドレスＴＲＡＤおよび列ア
ドレスＴＣＡＤの奇数偶数を判定し、これを上記のデー
タセレクタ９に入力するアドレス比較回路１１を設けた
点である。その他は変わらないので、同じ構成部品には
同一符号を付して、その説明を省略する。

行アドレスＴＲＡＤおよび列アドレスＴ　ＣＡ　Ｉ）の
発生、ならびにテスト用データの人力については、第１
の実施例と同様である。テストデータ保持回路２の出力
は、正転データとインバータ１０を介した反転データが
データセレクタ９に入力される。メモリセルアレイ３に
送出するデータを正転データにするか、反転データにす
るかは、行アドレスＴＲＡＤおよび列アドレスＴＣＡＤ
の状態により変化する。一方、行アドレスＴＲＡＤおよ
び列アドレスＴＣＡＤがアドレス比較回路１１に入力さ
れると、アドレス比較回路１１は行アドレスＴＲＡＤお
よび列アドレスＴＣＡＤが共に偶数あるいは奇数である
かを判定し、偶数であれば、データセレクタ９に入力さ
れるテストデータセレクト信号ＴＤＳＬを１′″として
正転データを、また、奇数であれば、９０″として反転
データをメモリセルアレイ３に入力する。このようにし
て、相隣り合うメモリセル同士に、互いに反転したテス
ト用データが書き込まれる。以上のように、第２の実施
例では、短時間でビット間干渉を検査できる。

次に、本発明による第３の実施例を、第３図のブロック
図により説明する。同図に示す第３の実施例が、第１図
に示した第１の実施例と異なる点は、入出力回路１と列
デコーダ６との間に、テストデータ比較回路１２を並列
に配置し、さらにテストデータ保持回路２と接続した点
である。その他は変わらないので、同じ構成部品には同
一符号を付して、その説明を省略する。

まず、第１の実施例と同様にして、メモリセルアレイ３
の全ビットにテスト用データが書き込まれる。次に、書
き込みと同じ手順で、発生させた行アドレスＴＲＡＤお
よび列アドレスＴＣＡＤによって、全ビットから順次読
み出したテスト用データをテストデータ比較回路１２に
入力させる。テストデータ比較回路１２は、読み出され
たデータとテストデータ保持回路２の保持データを比較
した結果を比較信号ＴＣ，ＯＭＰとして出力する。この
比較信号ＴＣＯＭＰが入出力回路１を通じて外部に出力
され、メモリセルアレイ３の良否が判定される。以上の
ように、本実施例では、１ビツト分のテスト用データと
制御用信号を入力するだけで、メモリセルアレイ３の全
ビットの検査が可能で、しかも、書き込み・読み出しサ
イクルを従来より短縮できるため、検査所要時間が大幅
に短縮される。また、少ない付加回路と単純なテストパ
ターンで全ビットを検査することが可能となる。

次に１本発明による第４の実施例を、第４図のブロック
図により説明する。同図に示す第４の実施例が第１図に
示した第１の実施例と異なる点は、ナス１−データ保持
回路２と列デコーダ６の間に、第２の実施例と同じデー
タセレクタ９とインバータ１０とを配置し、上記のデー
タセレクタ９と行アドレス発生器５および列アドレス発
生器７との間をアドレス比較回路１１を介して接続した
点と、入出力回路１と列デコーダ６および上記のデータ
セレクタ９の間に、第３の実施例と同じテストデータ比
較回路１２を設けた点である。その他は第１の実施例と
変わらないので、同じ構成部品には同一符号を付して、
その説明を省略する。

第２の実施例と同じ手順で、メモリセルアレイ３の全ビ
ットの相隣り合うメモリセルには互いに相反転するテス
ト用データが書き込まれる。さらに、第７３の実施例と
同じく、書き込みと同じ手順で行アドレスＴＲＡＤおよ
び列アドレスＴＣＡＤを発生させ、全ビットから発生ア
ドレス順に読み出したテスト用データをテストデータ比
較回路１２に入力する。読出しデータと比較されるテス
ト用データは、書き込み時と同様に、行アドレスＴＲＡ
Ｄおよび列アドレスＴＣＡＤが共に偶数か奇数かによっ
て変化する。すなわち、アドレス比較回路１１が行アド
レスＴＲＡＤおよび列アドレスＴＣＡＤが共に偶数なら
ば正転データを、また、共に奇数ならば反転データを、
それぞれデータセレクタ９を介してテストデータ比較回
路１２に入力する。

テストデータ比較回路１２は、これを上記の読出しデー
タと比較し、その結果を比較信号ＴＣＯＭＰとして入出
力回路１から外部に出力する。このように、本実施例で
は、隣り合うメモリセルに違うデータを書き込み、ある
いは読み出す時のビット間干渉をチエツクする検査時間
を、従来より大幅に短縮する。また、簡単な入カバター
ンでビット間干渉をチエツクできる。

（発明の効果）以上説明したように、本発明によれば、テスト用データ
およびテスト制御信号を入力するのみで、メモリセルア
レイの全ビットにテスト用データを書き込むことが可能
となり、また、上記のテスト用データそのままの正転デ
ータ、およびこれを反転した反転データを、メモリセル
アレイの相隣り合う全ビットに交互に書き込むことが可
能となる。

さらに、メモリセルアレイの各ビットから読み出したデ
ータを入力したテスト用データとを比較した結果を外部
に出力することが可能となる。正転および反転データを
書き込んだ場合には、さらに読出しデータを読出しアド
レスに従って入力したテスト用データの正転あるいは反
転データとそれぞれ比較した結果を外部に出力すること
ができる。

従って、テスト用データのメモリセルへの書き込みおよ
び読み出しサイクル所要時間が短縮され、検査時間が大
幅に短くなる。

【図面の簡単な説明】

第１図、第２図、第３図および第４図は、それぞれ本発
明による半導体メモリの第１．第２．第３および第４の
実施例を示すブロック図である。１・・・入出力回路、　　２・・・テストデータ保持回
路、　　３・・・メモリセルアレイ、　４・・・行デコ
ーダ、　　５・・・行アドレス発生器、　６・・・列デ
コーダ、　　７・・・列アドレス発生器、８・・テスト
制御回路、　９・・・データセレクタ、　１０・・・イ
ンバータ、　１１・・・アドレス比較回路、１２・・・
テストデータ比較回路。特許出願人　松下電器産業株式会社１１μ。さ田ト一〇 −〜

Claims

【特許請求の範囲】

（１）入出力回路、行デコーダ、列デコーダおよびメモ
リセルからなる半導体メモリにおいて、上記の入出力回
路を通して入力されたテスト用データを保持するテスト
データ保持回路と、入力されたテスト制御信号および外
部信号によって、テスト手順を制御するテスト制御回路
と、テスト制御回路の発生するテスト用クロックを用い
て全行アドレス信号および全列アドレス信号を発生する
行アドレス発生器および列アドレス発生器とを備えたこ
とを特徴とする半導体メモリ。
（２）上記の全行アドレス信号および全列アドレス信号
が、共に奇数か、又は偶数かを判断するアドレス比較回
路と、上記のテストデータ保持回路と直接およびデータ
反転用のインバータを介して間接に並列に接続され、上
記のアドレス比較回路の奇数又は偶数の情報により正転
又は反転データを上記の列デコーダに入力するデータセ
レクタを備えたことを特徴とする請求項（１）記載の半
導体メモリ。
（３）上記の全行アドレス信号および全列アドレス信号
によりメモリセルから読み出された読出しデータを、上
記のテストデータ保持回路のテスト用データと順次比較
するテストデータ比較回路を備えたことを特徴する請求
項（１）記載の半導体メモリ。
（４）上記のメモリセルから読み出した読出しデータと
、全行アドレス信号および全列アドレス信号の奇偶によ
り正転又は反転したテスト用データとを比較するテスト
データ保持回路を備えたことを特徴する請求項（２）記
載の半導体メモリ。