JP2008146827A - 集積回路半導体ランダムアクセス・メモリ装置 - Google Patents
集積回路半導体ランダムアクセス・メモリ装置 Download PDFInfo
- Publication number
- JP2008146827A JP2008146827A JP2008005852A JP2008005852A JP2008146827A JP 2008146827 A JP2008146827 A JP 2008146827A JP 2008005852 A JP2008005852 A JP 2008005852A JP 2008005852 A JP2008005852 A JP 2008005852A JP 2008146827 A JP2008146827 A JP 2008146827A
- Authority
- JP
- Japan
- Prior art keywords
- group
- data
- pattern
- memory
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
【解決手段】複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するROM装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。制御装置からの信号に応答して、可変ステップ・アドレス発生器が、複雑な形状の周期性によって決定された適切なアドレスの所に、各々の両データ・パターンを入力する。その後、可変ステップ・アドレス発生器を使って、各々のROMデータ・パターンを記憶するのに使われたアドレスから、記憶されているデータの群を再生する。再生されたデータの群を、記憶されているデータの群に対するテンプレートとして使われたROMデータ・パターンと比較する。比較の誤りの記録を消去可能なメモリ装置に記憶する事が出来る。
【選択図】図2
Description
(従来の技術及び課題)
(課題を解決するための手段及び作用)
この発明の上記並びにその他の特徴は、以下図面について説明する所から理解されよう。
図2には、この発明による半導体メモリ装置の簡略ブロック図が示されている。記憶セル・アレイ21が、論理状態を表す信号を記憶するのに使われる記憶セルと、記憶セル・アレイの動作に必要なセンスアンプのような関連した装置を含んでいる。列復号装置221及び行復号装置231が、アドレス入力信号に応答して、記憶セル・アレイの内、現在アクセスされている場所を指定する。データI/O装置241が、記憶セル・アレイ21内のアドレスされたセルにデータ信号を供給し、並びにそこからデータ信号を再生する。データ・バッファ装置242がデータI/O装置241に結合されると共に、メモリ・データ端子243a乃至243nに結合されている。行復号装置231がマルチプレクサ装置257に結合され、これに対して列復号装置221がマルチプレクサ装置256に結合される。マルチプレクサ装置257が行VSAG(可変ステップ・アドレス発生器)255並びに行アドレス・バッファ装置233に結合される。マルチプレクサ装置256が列VSAG装置254で及び列アドレス・バッファ装置223に結合される。行アドレス・バッファ装置233及び列アドレス・バッファ装置にはアドレス入力信号が印加される。マルチプレクサ装置253a乃至253nの出力端子が夫々データ端子243a乃至243nに結合される。マルチプレクサ装置253a乃至253nの入力端子が、夫々比較装置252a乃至252nの第1の出力端子並びにデータ・バッファ装置242に結合される。比較装置252a乃至252nの第2の出力端子がEEPROM(電気的に消去可能なプログラム可能な固定メモリ)装置259に結合され、比較装置252a乃至252nの第1の入力端子が読出し装置261に結合され、比較装置252a乃至252nの第2の入力端子がROMパターン装置253に結合される。ROMパターン装置258は書込み装置260の入力端子にも結合される。書込み装置260の出力端子が読出し装置261に結合される。読出し装置261がデータ・バッファ装置242に結合される。マルチプレクサ装置271の第1の入力端子に外部信号が印加される。マルチプレクサ装置271の出力端子が試験モード選択装置272に結合される。試験モード選択装置272の出力端子が状態マシーン(又はROM BIST(組込み自己試験)装置)251の入力端子に結合されている。状態マシーン251は、マルチプレクサ装置271、行VSAG装置255、列VSAG装置254、書込み装置260及び読出し装置261に結合された出力端子を持っている。状態マシーン251は、通常のメモリ動作又はメモリ試験動作のいずれか、現在実行されているものを実現する為に、マルチプレクサ装置のような別の装置に対する制御信号を供給する。
これ迄の説明から明らかなように、この発明のある面は、ここに示した例の具体的な細部に制限されず、当業者にはこの他の変更及び応用も当然に考えられる。従って、特許請求の範囲はこの発明の範囲を逸脱しない全ての変更及び応用を包括する事を承知されたい。
(1) 多数の記憶セルを持つ記憶セル・アレイと、データ・パターンの群を記憶するパターン記憶装置と、記憶セルのアドレスされた群とデータをやり取りするデータ入出力装置と、前記記憶セルの群をアドレスするアドレス装置とを有し、該アドレス装置は、第1のアドレス制御信号に応答して、少なくとも第1の非順次的な一連の記憶セル・アレイの群をアドレスする装置を含み、第1の書込み制御信号に応答して、第1のデータ・パターンの群が前記非順次的な一連の記憶セルの群に記憶される集積回路半導体ランダムアクセス・メモリ装置。
(2) 第1項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、比較装置を有し、第1の読出し制御信号に応答して、前記記憶セル・アレイに記憶されている第1のデータ・パターンの群が前記パターン記憶装置にある前記第1のデータ・パターンの群と比較される集積回路半導体ランダムアクセス・メモリ装置。
(3) 第2項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、記憶装置を有し、該記憶装置は、前記記憶セル・アレイに記憶されている前記第1のデータ・パターンの群が前記パターン記憶装置にある前記第1のデータ・パターンの群に等しくない時を表示するデータ信号を記憶する集積回路半導体ランダムアクセス・メモリ装置。
(5) 第1項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、前記アドレスする装置が可変ステップ・アドレス発生器を含み、前記パターン記憶装置がROM装置である集積回路半導体ランダムアクセス・メモリ装置。
(6) 第1項記載の集積回路半導体ランダムアクセス・メモリ装置に於いて、状態マシーンを有し、該状態マシーンは、前記第1のアドレス制御信号、前記第1の書込み制御信号及び前記第1の読出し制御信号を供給する集積回路半導体ランダムアクセス・メモリ装置。
(8) 集積回路メモリ装置にある所定の記憶セル・アレイに予め選ばれたデータ・パターンを与える方法に於いて、前記予め選ばれたデータ・パターンの群を構成する各々のデータ・パターンの群を前記メモリ装置のメモリ・サブユニットに記憶し、各々のデータ・パターンの群を非順次的な一連の記憶セルの群のアドレスに加える工程を含む方法。
(9) 第8項記載の方法に於いて、更に、各々の前記非順次的な一連の記憶セルの群のアドレスから各々のデータ・パターンの群を再生し、再生した各々のデータ・パターンの群を、記憶セルの群のアドレスで前記メモリ・サブユニットに記憶されていたデータ・パターンの群と比較する工程を含む方法。
(11) 第10項記載のランダムアクセス・メモリ装置に於いて、前記データI/O装置及び前記パターン記憶装置に結合された比較装置を有し、前記制御装置は、一連の非順次的な記憶セル・アレイの群から記憶されているデータの群を再生し、該再生したデータの群を、前記一連の非順次的な記憶セル・アレイの群に初めに記憶されていたパターン・データの群と比較する第2の試験モードを有するランダムアクセス・メモリ装置。
(13) 第11項記載のランダムアクセス・メモリ装置に於いて、前記比較の結果を記憶する比較記憶装置を有するランダムアクセス・メモリ装置。
(14) 第10項記載のランダムアクセス・メモリ装置に於いて、前記補助アドレス装置が可変ステップ・アドレス発生器を含むランダムアクセス・メモリ装置。
(16) 第15項記載の試験装置に於いて、更に比較装置を有し、選ばれたパターン・メモリの群が、該選ばれたパターンが記憶されていた記憶セルの群から前記アドレス装置によって再生されたデータ・パターンの群と比較される試験装置。
(17) 第16項記載の試験装置に於いて、前記比較装置からの結果を含む試験装置。
(19) 複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するROM装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。制御装置からの信号に応答して、可変ステップ・アドレス発生器が、複雑な形状の周期性によって決定された適切なアドレスの所に、各々の両データ・パターンを入力する。その後、可変ステップ・アドレス発生器を使って、各々のROMデータ・パターンを記憶するのに使われたアドレスから、記憶されているデータの群を再生する。再生されたデータの群を、記憶されているデータの群に対するテンプレートとして使われたROMデータ・パターンと比較する。比較の誤りの記録を消去可能なメモリ装置に記憶する事が出来る。
221 列複合装置
231 行複合装置
241 データ入出力装置
258 ROMパターン装置
Claims (2)
- 多数の記憶セルを持つ記憶セル・アレイと、データ・パターンの群を記憶するパターン記憶装置と、記憶セルのアドレスされた群とデータをやり取りするデータ入出力装置と、前記記憶セルの群をアドレスするアドレス装置とを有し、該アドレス装置は、第1のアドレス制御信号に応答して、少なくとも第1の非順次的な一連の記憶セル・アレイの群をアドレスする装置を含み、第1の書込み制御信号に応答して、第1のデータ・パターンの群が前記非順次的な一連の記憶セルの群に記憶される集積回路半導体ランダムアクセス・メモリ装置。
- 集積回路メモリ装置にある所定の記憶セル・アレイに予め選ばれたデータ・パターンを与える方法に於いて、前記予め選ばれたデータ・パターンの群を構成する各々のデータ・パターンの群を前記メモリ装置のメモリ・サブユニットに記憶し、各々のデータ・パターンの群を非順次的な一連の記憶セルの群のアドレスに加える工程を含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US767495P | 1995-11-29 | 1995-11-29 | |
US007674 | 1995-11-29 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8318031A Division JPH09204800A (ja) | 1995-11-29 | 1996-11-28 | 集積回路半導体ランダムアクセス・メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008146827A true JP2008146827A (ja) | 2008-06-26 |
JP4724722B2 JP4724722B2 (ja) | 2011-07-13 |
Family
ID=21727521
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8318031A Abandoned JPH09204800A (ja) | 1995-11-29 | 1996-11-28 | 集積回路半導体ランダムアクセス・メモリ装置 |
JP2008005852A Expired - Lifetime JP4724722B2 (ja) | 1995-11-29 | 2008-01-15 | 集積回路半導体ランダムアクセス・メモリ装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8318031A Abandoned JPH09204800A (ja) | 1995-11-29 | 1996-11-28 | 集積回路半導体ランダムアクセス・メモリ装置 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0777236B1 (ja) |
JP (2) | JPH09204800A (ja) |
KR (1) | KR100491273B1 (ja) |
DE (1) | DE69619939T2 (ja) |
TW (1) | TW357366B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6272655B1 (en) * | 1998-06-11 | 2001-08-07 | Actel Corporation | Method of reducing test time for NVM cell-based FPGA |
JP4623355B2 (ja) * | 2003-04-01 | 2011-02-02 | ソニー株式会社 | 半導体記憶装置及び半導体記憶装置の記憶再生方法 |
CN113270130A (zh) * | 2020-05-29 | 2021-08-17 | 台湾积体电路制造股份有限公司 | 存储器设备 |
CN117524287B (zh) * | 2024-01-04 | 2024-03-22 | 合肥奎芯集成电路设计有限公司 | 内存芯片自测试电路和内存芯片自测试方法 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
JPH02263400A (ja) * | 1989-04-03 | 1990-10-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JPH03101000A (ja) * | 1989-09-13 | 1991-04-25 | Fujitsu Ltd | 記憶媒体の試験方法 |
JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
JPH0449400A (ja) * | 1990-06-15 | 1992-02-18 | Taisei Corp | エレクターのグリップ装置 |
EP0499131A1 (en) * | 1991-02-12 | 1992-08-19 | Texas Instruments Incorporated | High efficiency row redundancy for dynamic ram |
JPH04232700A (ja) * | 1990-12-28 | 1992-08-20 | Matsushita Electron Corp | 半導体記憶装置 |
JPH06314498A (ja) * | 1993-04-30 | 1994-11-08 | Hitachi Ltd | 半導体集積回路 |
JPH097399A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体記憶回路装置 |
JPH09185400A (ja) * | 1995-11-24 | 1997-07-15 | Samsung Electron Co Ltd | 不良メモリ素子を用いたオーディオ信号の記録/再生装置及びその方法 |
JPH09274799A (ja) * | 1996-02-08 | 1997-10-21 | Hitachi Ltd | 半導体記憶装置 |
JP2002358797A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体集積回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4841485A (en) * | 1987-11-05 | 1989-06-20 | International Business Machines Corporation | Read/write memory device with an embedded read-only pattern and method for providing same |
JPH0449400U (ja) * | 1990-08-24 | 1992-04-27 | ||
JPH05249196A (ja) * | 1992-03-02 | 1993-09-28 | Hitachi Ltd | 半導体記憶装置 |
JP3269117B2 (ja) * | 1992-05-26 | 2002-03-25 | 安藤電気株式会社 | 半導体メモリ用試験パターン発生器 |
-
1996
- 1996-11-27 EP EP96118947A patent/EP0777236B1/en not_active Expired - Lifetime
- 1996-11-27 DE DE69619939T patent/DE69619939T2/de not_active Expired - Lifetime
- 1996-11-28 JP JP8318031A patent/JPH09204800A/ja not_active Abandoned
- 1996-11-28 KR KR1019960058708A patent/KR100491273B1/ko not_active IP Right Cessation
-
1997
- 1997-01-16 TW TW086100406A patent/TW357366B/zh not_active IP Right Cessation
-
2008
- 2008-01-15 JP JP2008005852A patent/JP4724722B2/ja not_active Expired - Lifetime
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
JPH02263400A (ja) * | 1989-04-03 | 1990-10-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JPH03101000A (ja) * | 1989-09-13 | 1991-04-25 | Fujitsu Ltd | 記憶媒体の試験方法 |
JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
JPH0449400A (ja) * | 1990-06-15 | 1992-02-18 | Taisei Corp | エレクターのグリップ装置 |
JPH04232700A (ja) * | 1990-12-28 | 1992-08-20 | Matsushita Electron Corp | 半導体記憶装置 |
EP0499131A1 (en) * | 1991-02-12 | 1992-08-19 | Texas Instruments Incorporated | High efficiency row redundancy for dynamic ram |
JPH0855494A (ja) * | 1991-02-12 | 1996-02-27 | Texas Instr Inc <Ti> | ダイナミックram用の高効率列冗長性 |
JPH06314498A (ja) * | 1993-04-30 | 1994-11-08 | Hitachi Ltd | 半導体集積回路 |
JPH097399A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体記憶回路装置 |
JPH09185400A (ja) * | 1995-11-24 | 1997-07-15 | Samsung Electron Co Ltd | 不良メモリ素子を用いたオーディオ信号の記録/再生装置及びその方法 |
JPH09274799A (ja) * | 1996-02-08 | 1997-10-21 | Hitachi Ltd | 半導体記憶装置 |
JP2002358797A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
DE69619939D1 (de) | 2002-04-25 |
KR100491273B1 (ko) | 2005-08-11 |
EP0777236A1 (en) | 1997-06-04 |
DE69619939T2 (de) | 2002-11-21 |
JPH09204800A (ja) | 1997-08-05 |
TW357366B (en) | 1999-05-01 |
EP0777236B1 (en) | 2002-03-20 |
JP4724722B2 (ja) | 2011-07-13 |
KR970029894A (ko) | 1997-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3708726B2 (ja) | 欠陥救済回路 | |
KR100327136B1 (ko) | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 | |
US7490274B2 (en) | Method and apparatus for masking known fails during memory tests readouts | |
US7434119B2 (en) | Method and apparatus for memory self testing | |
CN101013602B (zh) | 半导体存储装置 | |
GB2129585A (en) | Memory system including a faulty rom array | |
KR100718518B1 (ko) | 반도체 기억 장치 | |
US20020122343A1 (en) | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests | |
US20050166111A1 (en) | Memory built-in self test circuit with full error mapping capability | |
WO2007110926A1 (ja) | 半導体メモリおよびテストシステム | |
EP1647031A1 (en) | Memory device and method of storing fail addresses of a memory cell | |
KR970005393B1 (ko) | 온-칩 에러 정정 장치 구비 반도체 메모리 및 집적 회로 | |
JP4724722B2 (ja) | 集積回路半導体ランダムアクセス・メモリ装置 | |
JP3367848B2 (ja) | 半導体デバイスのテスト装置 | |
US5991213A (en) | Short disturb test algorithm for built-in self-test | |
JP3970336B2 (ja) | メモリセルを有する装置およびメモリセルの機能検査のための方法 | |
US5742614A (en) | Apparatus and method for a variable step address generator | |
KR100823013B1 (ko) | 반도체 기억 장치 | |
JP3866818B2 (ja) | 半導体記憶装置 | |
JP2001312897A (ja) | メモリ試験装置及び試験方法 | |
EP0757837A1 (en) | A method and apparatus for testing a memory circuit with parallel block write operation | |
US9761329B2 (en) | Built-in self-test (BIST) circuit and associated BIST method for embedded memories | |
KR20060019553A (ko) | 전자 회로 테스트 방법 및 장치 | |
JP2003505816A (ja) | 誤りパターンの間の所定の対応関係の検出時にその誤りパターンのうちの1つのみを圧縮応答の形式で信号化するための誤り応答信号化モードによってテストすることのできる、メモリアレイおよびメモリベース装置をテストする方法 | |
JPH1186595A (ja) | 半導体メモリ試験装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100226 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100526 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100628 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110311 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110318 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110405 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110411 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |