JP3708726B2 - 欠陥救済回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置の欠陥救済回路及びこれを用いた欠陥救済方法に係り、特に、組込みセルフテスト（Built-In Self Test；以下BIST）回路を具備した欠陥救済回路及びこれを用いた欠陥救済方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、データを記憶するための多数のメモリセルを有する。半導体メモリ装置は、最初に開発されて以来、目覚ましい発展を遂げ、現在では、256[MBit]の記憶容量を有する大容量の半導体メモリ装置が量産されている。メモリ装置を構成する多数のメモリセルのうち１つでも欠陥があればメモリ装置として適正に機能しないため、不良品として処理されるが、これはメモリ装置の収率を低下させることになる。このような問題を解決するために、現在のメモリ集積回路には冗長回路が備えられている。
【０００３】
一般に、冗長回路は、欠陥の生じたメモリセルを置換するための冗長メモリセルと、冗長メモリセルを駆動するための駆動ラインと、欠陥の生じたセルのアドレスが入力された時に冗長セル駆動ラインを選択するための冗長デコーダとを具備する。さらに、従来の冗長回路は、欠陥の生じたメモリセルのアドレスがアドレス入力端子を介して入力された時に冗長メモリセル駆動ラインをイネーブル状態にするヒューズからなる別途のヒューズボックスを備える。
【０００４】
従来の欠陥救済方法によれば、欠陥が生じ不良と判定されたメモリセルは、上記のように構成された冗長回路を介して良好な冗長セルに置換される。すなわち、ウェハ製造工程が終了した後、ウェハ状態でのテストにより不良であると判別されたメモリセルのアドレスは、冗長回路で実行されるプログラムによって冗長セルのアドレスに置換される。これにより、メモリ装置を実際に使用する際に、不良ラインに該当するアドレスが入力されると、これに代えて冗長ラインが選択される。
【０００５】
このように、欠陥セルが冗長メモリセルに置換することにより、半導体メモリ装置の収率を大幅に向上されることができる。
【０００６】
しかし、以上述べたような従来の通常の冗長回路は、ポリシリコンや金属からなるヒューズ切断工程において、不良のメモリセルを冗長セルに置換する。このように、ウェハ状態でレーザーを用いて不良の生じたラインと連結された特定ヒューズを切断することにより、不良が生じたラインが正常ラインから分離される。しかし、この方法は、ヒューズが一度切断されると、その状態が固定されるので、正常セルが不良セルに変化した場合に対処することができない。さらに、ウェハ状態でのみ欠陥の救済が可能であるため、パッケージされた後に生じ得る不良に対しては対応できないという問題がある。
【０００７】
【発明が解決しようとする課題】
本発明は、不良セルの位置の変更に対処することができ、例えば、パッケージされた状態においても不良メモリセルを冗長セルにより置換することが可能な複合メモリ装置の欠陥救済回路を提供することを目的とする。
【０００８】
また、本発明は、例えば、かかる欠陥救済回路を用いた欠陥救済方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を達成するため、本発明に係る複合メモリ装置の欠陥救済回路は、BIST回路とリペアイネーブル信号発生器を有し、前記BIST回路は、BISTモードでセルの良否を示すエラー信号とBISTアドレスを発生すると共に、パワーオンの都度活性化される。前記リペアイネーブル信号発生器は、BISTモードにおいて、発生したエラー信号に応答して前記BISTアドレスをリペアアドレスとして保存すると共に、通常モードにおいて、ロジック回路から出力されるロジックアドレスと前記リペアアドレスとを比較し、前記ロジックアドレスが不良セルのアドレスに該当する場合に、前記メモリ内の冗長回路を駆動するリペアイネーブル信号を出力する。
【００１０】
さらに、前記欠陥救済回路は、BISTモードでは、前記BIST回路から出力される情報信号を前記メモリに提供すると共に、正常モードでは、ロジック回路から出力される情報信号を前記メモリに提供するマルチプレクサをさらに具備してもよい。
【００１１】
前記リペアイネーブル信号発生器は、BISTモードにおいて、前記BIST回路からエラー信号とBISTアドレスを入力して、前記エラー信号が活性化した場合に、該当するBISTアドレスをリペアアドレスとして保存するアドレス保存部と、正常モードにおいて、前記アドレス保存部に保存されたリペアアドレスとロジック回路から入力されるロジックアドレスとを比較して、その結果をリペアイネーブル信号として出力する比較器とを具備する。
【００１２】
前記アドレス保存部は、複数個のフリップフロップを具備し、前記フリップフロップのそれぞれは、BISTアドレスを入力するデータ入力と、前記エラー信号に応答してフリップフロップを指定する信号を入力するクロック入力及び前記クロック入力信号に応答して前記データ入力に提供されるBISTアドレスを出力するデータ出力を具備する。
【００１３】
さらに、前記アドレス保存部は、連続して活性化するエラー信号をカウントして、そのカウント値に基づいて該当するフリップフロップを選択するクロック入力信号を発生すると共に、これを前記クロック入力に提供するクロック入力信号発生回路をさらに備え、前記クロック入力信号発生回路は、クロック信号CLKに応答して前記エラー信号を制御信号として出力するフリップフロップと、前記制御信号の立下がりエッジに応答して前記制御信号の数をカウントするnビットカウンターと、前記カウンターから出力されるnビットの2進コードを入力して2n個の情報を出力するデコーダと、前記フリップフロップから出力される制御信号を共通に入力すると共に、前記デコーダから出力される2nの出力信号をそれぞれ入力する2n個の論理ゲートを具備する。
【００１４】
前記他の課題を達成するため、本発明に係る複合メモリ装置の欠陥救済方法は、（A）BIST回路によりメモリセルをテストしその良否を判定し、（B）テストしたメモリセルが不良と判断した場合に、BIST回路で生じたアドレスをリペアアドレスとして保存した後に、（C）BIST動作が完了してメモリ装置が通常モードで動作する時に、ロジック回路から出力されたロジックアドレスと前記リペアアドレスとを比較して、（D）前記ロジックアドレスと前記リペアアドレスが等しい場合に前記メモリ内の冗長回路を駆動する。
【００１５】
本発明によれば、パワーオンの都度、BIST動作を実行し、不良アドレスを保存するため、外部からの影響等によって不良セルが新しく生じた場合であっても、不良セルの位置をすぐに修正することができる。さらに、パッケージされた状態であっても不良メモリセルが救済できるため、コストを低減することができる。
【００１６】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の好適な実施の形態を詳細に説明する。
【００１７】
図1は、本発明の好適な実施の形態に係る欠陥救済回路100を示すブロック図である。本発明の好適な実施の形態に係る欠陥救済回路100は、図1に示すように、BIST回路110と、リペアイネーブル信号発生器130と、マルチプレクサ170とを具備する。
【００１８】
BIST回路110は、BISTモードにおいて、例えば、外部又は内部の回路から入力されるテストイネーブル信号TEに応答して、メモリ10をテストするためのBIST情報信号、例えばBISTアドレスBADDR、テストデータBDATA及び制御信号BCONTを発生する。BIST回路110は、メモリ10の特定アドレスにテストデータBDATAを書込んだ後にこれを読出して、書き込まれたテストデータBDATAと読出されたテストデータRDATAとを比較する。BIST回路110は、読出されたテストデータRDATAが書き込まれたデータBDATAと一致しない場合に所定のエラー信号Fを発生し、この時のBISTアドレスBADDRは、リペアイネーブル信号発生器130に対してリペアアドレスとして提供される。
【００１９】
本発明の好適な実施の形態によれば、上記のような一連のBIST動作は、パワーオン（power on）の都度実行される。このため、欠陥救済回路100は、例えば、ロジック回路20及びシステムのパワーオン回路によって制御されるテストイネーブル信号発生回路を備えることが好ましい。この一例が図3に示されている。
【００２０】
リペアイネーブル信号RE発生器130は、BISTモードにおいて、BIST回路110から供給されるエラー信号Fに応答して、不良であると判定されたリペアアドレスBADDRを保存する。また、リペアイネーブル信号RE発生器130は、正常モードにおいて、ロジック回路部20から出力されるロジック情報信号、例えばロジックアドレスADDR、データDATA及び制御信号CONTを入力するとと共に、該ロジックアドレスADDRとBISTモード時に保存されたリペアアドレスBADDRを比較する。正常モードにおいて、入力されたロジックアドレスADDRとBISTモード時に保存されたリペアアドレスBADDRとが同一である場合、リペアイネーブル信号RE発生器130は、メモリ10内の冗長回路を駆動するリペアイネーブル信号REを発生する。
【００２１】
この実施の形態に係る冗長回路は、従来とは異なってヒューズを有しない。
【００２２】
マルチプレクサ170は、２つのデータ入力端a及びbと、出力端c及び選択信号入力端sを有し、選択信号入力端sには、テストイネーブル信号TEが入力される。従って、マルチプレクサ170は、テストイネーブル信号TEの状態に基づいて、２つのデータ入力端a及びbに入力されるデータのうち何れか一方を選択的に出力するする。すなわち、マルチプレクサ170は、テストイネーブル信号TEが活性化するBISTモードでは、BIST回路110から供給される情報信号BADDR、BDATA、BCONTをメモリ10に提供し、テストイネーブル信号TEが非活性化する正常モードでは、ロジック回路20から供給される情報信号ADDR、DATA、CONTをメモリ10に提供する。
【００２３】
図2は、図1に示す欠陥救済回路100を用いた欠陥救済方法を示すフローチャートである。以下、図1及び図2を参照して、本発明の好適な実施の形態に係る欠陥救済方法を説明する。
【００２４】
まず、テストイネーブル信号TEが活性化されてメモリ装置10がBISTモードに移行すると（50）、BIST回路110は、一連のテスト動作（BIST動作）を実行する（52）。BIST動作は、図1に示すように、メモリ10をテストするためのBIST情報信号BADDR、BDATA及びBCONTを発生し、発生したBIST情報信号を用いてメモリセルにデータBDATAを書込んだ後にこれを読出し、書き込んだデータBDATAと読み出したデータRDATAとを比較する動作を全メモリセルに関して繰り返す動作である。
【００２５】
次いで、BIST動作でテストされた各メモリセルに不良が存在するかどうかを判断する（54）。そして、テストされたメモリセルに不良が存在する場合には、不良セルに該当するBISTアドレスBADDRをリペアイネーブル信号発生器130内にリペアアドレスとして保存する（56）。
【００２６】
次いで、メモリ装置10が正常モードに移行すると（58）、ロジック回路20において正常動作のためのロジック情報信号ADDR、DATA、CONTを発生する（60）。そして、ロジック回路20で生成されたアドレスADDRとリペアアドレスとして保存されたBISTアドレスBADDRをリペアイネーブル信号発生器130において比較し、２つのアドレスADDR、BADDRが同一であるかどうかを判断する（62）。２つのアドレスADDR、BADDRが同一であると判断した場合は、メモリ10内の冗長セル、例えば、冗長カラム選択ライン、冗長ワードライン等を駆動して冗長セルをアクセスし（64）、同一でないと判断した場合はメモリ10内の正常セルを駆動する（66）。
【００２７】
図3は、図1に示すBIST回路110を駆動する回路を概略的に示すブロック図である。図3に示すように、本発明の好適な実施の形態に係る欠陥救済回路（図1の100）は、ロジック回路20とパワーオン回路40により制御されて、テストイネーブル信号TEを発生するテストイネーブル信号発生回路30を具備することが好ましい。この実施の形態によれば、ロジック回路20とシステムのパワーオン回路40によりBIST回路110を駆動するテストイネーブル信号TEが発生される。従って、図1に示す欠陥救済回路100を備えるメモリ装置を搭載したシステムのパワーがオンされる都度、BIST動作が実行される。
【００２８】
図4は、図1に示すリペアイネーブル信号発生器130を概略的に示すブロック図である。図示のように、本発明の好適な実施の形態に係るリペアイネーブル信号発生器130は、アドレス保存部140と比較器160とを具備する。
【００２９】
アドレス保存部140は、BIST回路110からエラー信号FとBISTアドレスBADDRを入力すると共に、エラー信号Fが発生する都度、該当するBISTアドレスBADDRをリペアアドレスFA0〜FA（2n-1）として保存する。
【００３０】
比較器160は、アドレス保存部140に保存されたリペアアドレスFA0〜FA（2n-1）とロジック回路（図1における20）から入力されるロジックアドレスADDRとを比較して、その結果をリペアイネーブル信号REとして出力する。リペアイネーブル信号REは、リペアアドレスFA0〜FA（2n-1）とロジックアドレスADDRとが同一である場合に活性化されてハイレバルになり、図1に示すメモリ内の10の冗長回路を駆動する。ここで、比較器160は、保存されるアドレスの個数（2n）と同一の個数（2n）の比較器（図示せず）で構成されることが好ましい。
【００３１】
図5は、図4に示すアドレス保存部140の好適な実施の形態を示すブロック図である。本発明の好適な実施の形態に係るアドレス保存部140は、複数個のレジスター142、144を具備する。レジスター142、144は、図示のようにフリップフロップ、例えば入力値によって次の状態が決まるD型フリップフロップで構成することできる。各レジスター142、144は、BIST回路（図1における110）から出力されるアドレスBADDRを構成するビット数m（mは自然数）と同一の個数のD型フリップフロップで構成されることが好ましい。レジスター142、144を構成する各D型フリップフロップは、データ入力端DA、クロック入力端CLKA及びデータ出力端QAを有する。
【００３２】
データ入力端DAには、BISTアドレスBADDRの該当ビットが入力され、クロック入力端CLKAにはエラー信号が発生する都度、リペアアドレスを保存するレジスターを順に指定するための制御信号が入力される。データ出力QA端からは、クロック入力端CLKAに入力される制限信号に応答して、データ入力端DAに入力されるBISTアドレスBADDRの該当ビットが出力される
アドレス保存部140は、D型フリップフロップ142,144のクロック入力端CLKAに供給する信号を発生するクロック入力信号発生回路150を具備する。クロック入力信号発生回路150は、図示のように、フリップフロップ（例えばD型フリップフロップ）152、カウンタ154、デコーダ156、及び論理ゲート158、159を具備する。
【００３３】
フリップフロップ152は、データ入力端DB、クロック入力端CLKB、リセット入力端RST及びデータ出力端QBを有する。BIST回路（図1における110）から出力されるエラー信号Fは、データ入力端DBに供給される。また、クロック信号CLKは、クロック入力端CLKBに供給され、書込み許可信号WEBは、リセット入力端RSTに供給される。
【００３４】
フリップフロップ152のデータ出力端QBは、クロック信号CLKに応答して、データ入力端DBに供給されるエラー信号Fを制御信号dFとして出力する。この制御信号dFは、論理ゲート158、159の第1の入力端に供給される。
【００３５】
カウンター154は、例えば、クロック入力端CLKCを有するnビットの2進カウンタで構成されることが好ましく、フリップフロップ152から出力される制御信号dFがクロック入力端CLKCに供給される。
【００３６】
デコーダ156としては、例えば、カウンタ154から出力されるn（nは自然数）ビットの2進コードを入力して2n個の情報を出力d（0）〜d（2n-1）する周知のデコーダが使用される。デコーダ156の出力d（0）〜d（2n-1）は、論理ゲート158、159の第2の入力端に供給される。
【００３７】
論理ゲート158、159は、第1の入力端及び第2の入力端の他に出力端を有し、例えばANDゲートで構成される。第1の入力端と第2の入力端に供給される信号の双方がハイレバルの場合、論理ゲート158、159の出力はハイレバルとなる。すなわち、フリップフロップ152から発生される制御信号dFが活性化され、これによりデコーダ156の出力d（0）〜d（2n-1）のいずれか１つが活性化されて論理ハイになると、論理ゲート158、159のいずれか１つが活性化される。
【００３８】
図示のように、デコーダ156の出力端d（0）〜d（2n-1）の信号は、制御信号dFの立下がりエッジに同期して順に活性化されるので、論理ゲート158、159も順に活性化される。論理ゲート158、159の出力、すなわち、クロック入力信号発生回路150の出力信号は、D型フリップフロップ142、144のクロック入力端CLKに供給される。
【００３９】
図6は、図1に示すBIST回路110及び図5に示すアドレス保存部140における信号のタイミング図である。なお、図6のタイミング図は、第１番目及び第３番目のアドレスに不良が生じた場合の例である。
【００４０】
図6に示すように、メモリ装置がBISTモードに移行してテストイネーブル信号TEが活性化されると、BIST回路110は、クロック信号CLKに同期して、ローアドレスストローブRASB信号、カラムアドレスストローブCASB信号、BISTアドレスBADDR（ローアドレスRADDRとカラムアドレスCADDR）を発生する。また、BIST回路110は、書込み許可信号WEBをローに活性化し、テストデータBDATAを入力データDA0〜DA2としてメモリ10に書き込むと共に、各書込みの間に書込み許可信号WEBをハイに比活性化し、書き込んだテストデータBDATAを出力データDA'0〜DA'2として読み出す。書き込んだデータDA0〜DA2と読み出ｓｈたデータDA'0〜DA'2とが異なる場合（DA0≠DA'0、DA2≠DA'2）は、BIST回路110は、エラー信号Fを論理ハイに遷移させる。
【００４１】
制御信号dFは、エラー信号Fの立上がりエッジに応答して論理ハイに遷移し、次いで、書込み許可信号WEBがローに活性化されると論理ローに遷移する。図5に示すデコーダ156の第1の出力信号d(0)は、制御信号dFがローの最初の期間で論理ハイの状態を維持し、制御信号dFの立下がりエッジに応答して論理ローに遷移し、次いで、デコーダ156の第2の出力信号d(1)は、制御信号dFの立下がりエッジに応答して論理ローから論理ハイに遷移する。
【００４２】
図5に示すアドレス保存部140に入力されるBISTアドレスBADDR（ローアドレスRADDR及びカラムアドレスCADDR）は、デコーダ156の出力信号d（0）〜d（2n-1）のいずれかがハイレバルを維持している状態で、制御信号dFが論理ローからハイに遷移すると、不良アドレスとして保存される。例えば、図6に示すように、デコーダの第1の出力信号d（0）がハイレバルを維持している時に、制御信号dFがハイに遷移すると、それに応答して、BISTアドレスBADDR、即ちローアドレス(Row Address 0)及び最初のカラムアドレスCA(0)がレジスター142に取り込まれて、第1の不良アドレスFA(0)として継続して出力される。また、デコーダの第2の出力信号d（1）がハイレバルを維持している時に、制御信号dFがハイに遷移すると、それに応答して、BISTアドレスBADDR、即ちローアドレス(Row Address 0)及び第３番目のカラムアドレスCA(2)が次のレジスターに取り込まれて、第2の不良アドレスFA(1)として継続して出力される。
【００４３】
以上述べたように、本発明の好適な実施の形態によれば、パワーオンの都度、BIST動作を実行してメモリセルが正常に動作するか否かを検査し、不良であると判定したアドレスをレジスターに保存する。そして、通常動作時は、保存した不良アドレスとアクセス用のアドレスとを比較して、該不良アドレスとアクセス用のアドレスとが同一である場合は、冗長回路を駆動して不良セルの代わりに冗長セルをアクセスする。従って、この実施の形態によれば、パワーオンの都度、BIST動作を実行して不良アドレスを保存するので、外部からの影響等により正常セルが不良セルに変化（例えば増加）した場合においても、不良セルを冗長セルで置換することができる。さらに、この実施の形態によれば、パッケージされた状態においても、不良メモリセルを冗長セルによって置換することができるため、製造コスト等を低減することができる。
【００４４】
以上、種々の特定の用語を用いて限定的な説明をしているが、これは本発明の好適な実施の形態を提供することを目的として使用したに過ぎず、特許請求の範囲に記載された発明の技術的範囲を制限する目的で使用したものではない。例えば、上記の詳細な説明においては、レジスター142及び144をD型フリップフロップで構成した例を示しているが、実質的に同一の機能を奏する別の論理回路でこれを構成することもできる。結局、本発明に係る権利範囲は、特許請求の範囲の記載に基づいて定められるべきである。
【００４５】
【発明の効果】
本発明によれば、例えば、パッケージされた状態においても不良メモリセルを冗長セルにより置換することが可能となる。
【００４６】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る欠陥救済回路を示すブロック図である。
【図２】図1に示す欠陥救済回路による欠陥救済方法を示すフローチャートである。
【図３】図1に示すBIST回路を駆動する回路を概略的に示すブロック図である。
【図４】図1に示すリペアイネーブル信号発生器を概略的に示すブロック図である。
【図５】図4に示すアドレス保存部の実施の形態を示すブロック図である。
【図６】図1に示すBIST回路及び図5に示すアドレス保存部における信号のタイミング図である。
【発明の属する技術分野】
本発明は、メモリ装置の欠陥救済回路及びこれを用いた欠陥救済方法に係り、特に、組込みセルフテスト（Built-In Self Test；以下BIST）回路を具備した欠陥救済回路及びこれを用いた欠陥救済方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、データを記憶するための多数のメモリセルを有する。半導体メモリ装置は、最初に開発されて以来、目覚ましい発展を遂げ、現在では、256[MBit]の記憶容量を有する大容量の半導体メモリ装置が量産されている。メモリ装置を構成する多数のメモリセルのうち１つでも欠陥があればメモリ装置として適正に機能しないため、不良品として処理されるが、これはメモリ装置の収率を低下させることになる。このような問題を解決するために、現在のメモリ集積回路には冗長回路が備えられている。
【０００３】
一般に、冗長回路は、欠陥の生じたメモリセルを置換するための冗長メモリセルと、冗長メモリセルを駆動するための駆動ラインと、欠陥の生じたセルのアドレスが入力された時に冗長セル駆動ラインを選択するための冗長デコーダとを具備する。さらに、従来の冗長回路は、欠陥の生じたメモリセルのアドレスがアドレス入力端子を介して入力された時に冗長メモリセル駆動ラインをイネーブル状態にするヒューズからなる別途のヒューズボックスを備える。
【０００４】
従来の欠陥救済方法によれば、欠陥が生じ不良と判定されたメモリセルは、上記のように構成された冗長回路を介して良好な冗長セルに置換される。すなわち、ウェハ製造工程が終了した後、ウェハ状態でのテストにより不良であると判別されたメモリセルのアドレスは、冗長回路で実行されるプログラムによって冗長セルのアドレスに置換される。これにより、メモリ装置を実際に使用する際に、不良ラインに該当するアドレスが入力されると、これに代えて冗長ラインが選択される。
【０００５】
このように、欠陥セルが冗長メモリセルに置換することにより、半導体メモリ装置の収率を大幅に向上されることができる。
【０００６】
しかし、以上述べたような従来の通常の冗長回路は、ポリシリコンや金属からなるヒューズ切断工程において、不良のメモリセルを冗長セルに置換する。このように、ウェハ状態でレーザーを用いて不良の生じたラインと連結された特定ヒューズを切断することにより、不良が生じたラインが正常ラインから分離される。しかし、この方法は、ヒューズが一度切断されると、その状態が固定されるので、正常セルが不良セルに変化した場合に対処することができない。さらに、ウェハ状態でのみ欠陥の救済が可能であるため、パッケージされた後に生じ得る不良に対しては対応できないという問題がある。
【０００７】
【発明が解決しようとする課題】
本発明は、不良セルの位置の変更に対処することができ、例えば、パッケージされた状態においても不良メモリセルを冗長セルにより置換することが可能な複合メモリ装置の欠陥救済回路を提供することを目的とする。
【０００８】
また、本発明は、例えば、かかる欠陥救済回路を用いた欠陥救済方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を達成するため、本発明に係る複合メモリ装置の欠陥救済回路は、BIST回路とリペアイネーブル信号発生器を有し、前記BIST回路は、BISTモードでセルの良否を示すエラー信号とBISTアドレスを発生すると共に、パワーオンの都度活性化される。前記リペアイネーブル信号発生器は、BISTモードにおいて、発生したエラー信号に応答して前記BISTアドレスをリペアアドレスとして保存すると共に、通常モードにおいて、ロジック回路から出力されるロジックアドレスと前記リペアアドレスとを比較し、前記ロジックアドレスが不良セルのアドレスに該当する場合に、前記メモリ内の冗長回路を駆動するリペアイネーブル信号を出力する。
【００１０】
さらに、前記欠陥救済回路は、BISTモードでは、前記BIST回路から出力される情報信号を前記メモリに提供すると共に、正常モードでは、ロジック回路から出力される情報信号を前記メモリに提供するマルチプレクサをさらに具備してもよい。
【００１１】
前記リペアイネーブル信号発生器は、BISTモードにおいて、前記BIST回路からエラー信号とBISTアドレスを入力して、前記エラー信号が活性化した場合に、該当するBISTアドレスをリペアアドレスとして保存するアドレス保存部と、正常モードにおいて、前記アドレス保存部に保存されたリペアアドレスとロジック回路から入力されるロジックアドレスとを比較して、その結果をリペアイネーブル信号として出力する比較器とを具備する。
【００１２】
前記アドレス保存部は、複数個のフリップフロップを具備し、前記フリップフロップのそれぞれは、BISTアドレスを入力するデータ入力と、前記エラー信号に応答してフリップフロップを指定する信号を入力するクロック入力及び前記クロック入力信号に応答して前記データ入力に提供されるBISTアドレスを出力するデータ出力を具備する。
【００１３】
さらに、前記アドレス保存部は、連続して活性化するエラー信号をカウントして、そのカウント値に基づいて該当するフリップフロップを選択するクロック入力信号を発生すると共に、これを前記クロック入力に提供するクロック入力信号発生回路をさらに備え、前記クロック入力信号発生回路は、クロック信号CLKに応答して前記エラー信号を制御信号として出力するフリップフロップと、前記制御信号の立下がりエッジに応答して前記制御信号の数をカウントするnビットカウンターと、前記カウンターから出力されるnビットの2進コードを入力して2n個の情報を出力するデコーダと、前記フリップフロップから出力される制御信号を共通に入力すると共に、前記デコーダから出力される2nの出力信号をそれぞれ入力する2n個の論理ゲートを具備する。
【００１４】
前記他の課題を達成するため、本発明に係る複合メモリ装置の欠陥救済方法は、（A）BIST回路によりメモリセルをテストしその良否を判定し、（B）テストしたメモリセルが不良と判断した場合に、BIST回路で生じたアドレスをリペアアドレスとして保存した後に、（C）BIST動作が完了してメモリ装置が通常モードで動作する時に、ロジック回路から出力されたロジックアドレスと前記リペアアドレスとを比較して、（D）前記ロジックアドレスと前記リペアアドレスが等しい場合に前記メモリ内の冗長回路を駆動する。
【００１５】
本発明によれば、パワーオンの都度、BIST動作を実行し、不良アドレスを保存するため、外部からの影響等によって不良セルが新しく生じた場合であっても、不良セルの位置をすぐに修正することができる。さらに、パッケージされた状態であっても不良メモリセルが救済できるため、コストを低減することができる。
【００１６】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の好適な実施の形態を詳細に説明する。
【００１７】
図1は、本発明の好適な実施の形態に係る欠陥救済回路100を示すブロック図である。本発明の好適な実施の形態に係る欠陥救済回路100は、図1に示すように、BIST回路110と、リペアイネーブル信号発生器130と、マルチプレクサ170とを具備する。
【００１８】
BIST回路110は、BISTモードにおいて、例えば、外部又は内部の回路から入力されるテストイネーブル信号TEに応答して、メモリ10をテストするためのBIST情報信号、例えばBISTアドレスBADDR、テストデータBDATA及び制御信号BCONTを発生する。BIST回路110は、メモリ10の特定アドレスにテストデータBDATAを書込んだ後にこれを読出して、書き込まれたテストデータBDATAと読出されたテストデータRDATAとを比較する。BIST回路110は、読出されたテストデータRDATAが書き込まれたデータBDATAと一致しない場合に所定のエラー信号Fを発生し、この時のBISTアドレスBADDRは、リペアイネーブル信号発生器130に対してリペアアドレスとして提供される。
【００１９】
本発明の好適な実施の形態によれば、上記のような一連のBIST動作は、パワーオン（power on）の都度実行される。このため、欠陥救済回路100は、例えば、ロジック回路20及びシステムのパワーオン回路によって制御されるテストイネーブル信号発生回路を備えることが好ましい。この一例が図3に示されている。
【００２０】
リペアイネーブル信号RE発生器130は、BISTモードにおいて、BIST回路110から供給されるエラー信号Fに応答して、不良であると判定されたリペアアドレスBADDRを保存する。また、リペアイネーブル信号RE発生器130は、正常モードにおいて、ロジック回路部20から出力されるロジック情報信号、例えばロジックアドレスADDR、データDATA及び制御信号CONTを入力するとと共に、該ロジックアドレスADDRとBISTモード時に保存されたリペアアドレスBADDRを比較する。正常モードにおいて、入力されたロジックアドレスADDRとBISTモード時に保存されたリペアアドレスBADDRとが同一である場合、リペアイネーブル信号RE発生器130は、メモリ10内の冗長回路を駆動するリペアイネーブル信号REを発生する。
【００２１】
この実施の形態に係る冗長回路は、従来とは異なってヒューズを有しない。
【００２２】
マルチプレクサ170は、２つのデータ入力端a及びbと、出力端c及び選択信号入力端sを有し、選択信号入力端sには、テストイネーブル信号TEが入力される。従って、マルチプレクサ170は、テストイネーブル信号TEの状態に基づいて、２つのデータ入力端a及びbに入力されるデータのうち何れか一方を選択的に出力するする。すなわち、マルチプレクサ170は、テストイネーブル信号TEが活性化するBISTモードでは、BIST回路110から供給される情報信号BADDR、BDATA、BCONTをメモリ10に提供し、テストイネーブル信号TEが非活性化する正常モードでは、ロジック回路20から供給される情報信号ADDR、DATA、CONTをメモリ10に提供する。
【００２３】
図2は、図1に示す欠陥救済回路100を用いた欠陥救済方法を示すフローチャートである。以下、図1及び図2を参照して、本発明の好適な実施の形態に係る欠陥救済方法を説明する。
【００２４】
まず、テストイネーブル信号TEが活性化されてメモリ装置10がBISTモードに移行すると（50）、BIST回路110は、一連のテスト動作（BIST動作）を実行する（52）。BIST動作は、図1に示すように、メモリ10をテストするためのBIST情報信号BADDR、BDATA及びBCONTを発生し、発生したBIST情報信号を用いてメモリセルにデータBDATAを書込んだ後にこれを読出し、書き込んだデータBDATAと読み出したデータRDATAとを比較する動作を全メモリセルに関して繰り返す動作である。
【００２５】
次いで、BIST動作でテストされた各メモリセルに不良が存在するかどうかを判断する（54）。そして、テストされたメモリセルに不良が存在する場合には、不良セルに該当するBISTアドレスBADDRをリペアイネーブル信号発生器130内にリペアアドレスとして保存する（56）。
【００２６】
次いで、メモリ装置10が正常モードに移行すると（58）、ロジック回路20において正常動作のためのロジック情報信号ADDR、DATA、CONTを発生する（60）。そして、ロジック回路20で生成されたアドレスADDRとリペアアドレスとして保存されたBISTアドレスBADDRをリペアイネーブル信号発生器130において比較し、２つのアドレスADDR、BADDRが同一であるかどうかを判断する（62）。２つのアドレスADDR、BADDRが同一であると判断した場合は、メモリ10内の冗長セル、例えば、冗長カラム選択ライン、冗長ワードライン等を駆動して冗長セルをアクセスし（64）、同一でないと判断した場合はメモリ10内の正常セルを駆動する（66）。
【００２７】
図3は、図1に示すBIST回路110を駆動する回路を概略的に示すブロック図である。図3に示すように、本発明の好適な実施の形態に係る欠陥救済回路（図1の100）は、ロジック回路20とパワーオン回路40により制御されて、テストイネーブル信号TEを発生するテストイネーブル信号発生回路30を具備することが好ましい。この実施の形態によれば、ロジック回路20とシステムのパワーオン回路40によりBIST回路110を駆動するテストイネーブル信号TEが発生される。従って、図1に示す欠陥救済回路100を備えるメモリ装置を搭載したシステムのパワーがオンされる都度、BIST動作が実行される。
【００２８】
図4は、図1に示すリペアイネーブル信号発生器130を概略的に示すブロック図である。図示のように、本発明の好適な実施の形態に係るリペアイネーブル信号発生器130は、アドレス保存部140と比較器160とを具備する。
【００２９】
アドレス保存部140は、BIST回路110からエラー信号FとBISTアドレスBADDRを入力すると共に、エラー信号Fが発生する都度、該当するBISTアドレスBADDRをリペアアドレスFA0〜FA（2n-1）として保存する。
【００３０】
比較器160は、アドレス保存部140に保存されたリペアアドレスFA0〜FA（2n-1）とロジック回路（図1における20）から入力されるロジックアドレスADDRとを比較して、その結果をリペアイネーブル信号REとして出力する。リペアイネーブル信号REは、リペアアドレスFA0〜FA（2n-1）とロジックアドレスADDRとが同一である場合に活性化されてハイレバルになり、図1に示すメモリ内の10の冗長回路を駆動する。ここで、比較器160は、保存されるアドレスの個数（2n）と同一の個数（2n）の比較器（図示せず）で構成されることが好ましい。
【００３１】
図5は、図4に示すアドレス保存部140の好適な実施の形態を示すブロック図である。本発明の好適な実施の形態に係るアドレス保存部140は、複数個のレジスター142、144を具備する。レジスター142、144は、図示のようにフリップフロップ、例えば入力値によって次の状態が決まるD型フリップフロップで構成することできる。各レジスター142、144は、BIST回路（図1における110）から出力されるアドレスBADDRを構成するビット数m（mは自然数）と同一の個数のD型フリップフロップで構成されることが好ましい。レジスター142、144を構成する各D型フリップフロップは、データ入力端DA、クロック入力端CLKA及びデータ出力端QAを有する。
【００３２】
データ入力端DAには、BISTアドレスBADDRの該当ビットが入力され、クロック入力端CLKAにはエラー信号が発生する都度、リペアアドレスを保存するレジスターを順に指定するための制御信号が入力される。データ出力QA端からは、クロック入力端CLKAに入力される制限信号に応答して、データ入力端DAに入力されるBISTアドレスBADDRの該当ビットが出力される
アドレス保存部140は、D型フリップフロップ142,144のクロック入力端CLKAに供給する信号を発生するクロック入力信号発生回路150を具備する。クロック入力信号発生回路150は、図示のように、フリップフロップ（例えばD型フリップフロップ）152、カウンタ154、デコーダ156、及び論理ゲート158、159を具備する。
【００３３】
フリップフロップ152は、データ入力端DB、クロック入力端CLKB、リセット入力端RST及びデータ出力端QBを有する。BIST回路（図1における110）から出力されるエラー信号Fは、データ入力端DBに供給される。また、クロック信号CLKは、クロック入力端CLKBに供給され、書込み許可信号WEBは、リセット入力端RSTに供給される。
【００３４】
フリップフロップ152のデータ出力端QBは、クロック信号CLKに応答して、データ入力端DBに供給されるエラー信号Fを制御信号dFとして出力する。この制御信号dFは、論理ゲート158、159の第1の入力端に供給される。
【００３５】
カウンター154は、例えば、クロック入力端CLKCを有するnビットの2進カウンタで構成されることが好ましく、フリップフロップ152から出力される制御信号dFがクロック入力端CLKCに供給される。
【００３６】
デコーダ156としては、例えば、カウンタ154から出力されるn（nは自然数）ビットの2進コードを入力して2n個の情報を出力d（0）〜d（2n-1）する周知のデコーダが使用される。デコーダ156の出力d（0）〜d（2n-1）は、論理ゲート158、159の第2の入力端に供給される。
【００３７】
論理ゲート158、159は、第1の入力端及び第2の入力端の他に出力端を有し、例えばANDゲートで構成される。第1の入力端と第2の入力端に供給される信号の双方がハイレバルの場合、論理ゲート158、159の出力はハイレバルとなる。すなわち、フリップフロップ152から発生される制御信号dFが活性化され、これによりデコーダ156の出力d（0）〜d（2n-1）のいずれか１つが活性化されて論理ハイになると、論理ゲート158、159のいずれか１つが活性化される。
【００３８】
図示のように、デコーダ156の出力端d（0）〜d（2n-1）の信号は、制御信号dFの立下がりエッジに同期して順に活性化されるので、論理ゲート158、159も順に活性化される。論理ゲート158、159の出力、すなわち、クロック入力信号発生回路150の出力信号は、D型フリップフロップ142、144のクロック入力端CLKに供給される。
【００３９】
図6は、図1に示すBIST回路110及び図5に示すアドレス保存部140における信号のタイミング図である。なお、図6のタイミング図は、第１番目及び第３番目のアドレスに不良が生じた場合の例である。
【００４０】
図6に示すように、メモリ装置がBISTモードに移行してテストイネーブル信号TEが活性化されると、BIST回路110は、クロック信号CLKに同期して、ローアドレスストローブRASB信号、カラムアドレスストローブCASB信号、BISTアドレスBADDR（ローアドレスRADDRとカラムアドレスCADDR）を発生する。また、BIST回路110は、書込み許可信号WEBをローに活性化し、テストデータBDATAを入力データDA0〜DA2としてメモリ10に書き込むと共に、各書込みの間に書込み許可信号WEBをハイに比活性化し、書き込んだテストデータBDATAを出力データDA'0〜DA'2として読み出す。書き込んだデータDA0〜DA2と読み出ｓｈたデータDA'0〜DA'2とが異なる場合（DA0≠DA'0、DA2≠DA'2）は、BIST回路110は、エラー信号Fを論理ハイに遷移させる。
【００４１】
制御信号dFは、エラー信号Fの立上がりエッジに応答して論理ハイに遷移し、次いで、書込み許可信号WEBがローに活性化されると論理ローに遷移する。図5に示すデコーダ156の第1の出力信号d(0)は、制御信号dFがローの最初の期間で論理ハイの状態を維持し、制御信号dFの立下がりエッジに応答して論理ローに遷移し、次いで、デコーダ156の第2の出力信号d(1)は、制御信号dFの立下がりエッジに応答して論理ローから論理ハイに遷移する。
【００４２】
図5に示すアドレス保存部140に入力されるBISTアドレスBADDR（ローアドレスRADDR及びカラムアドレスCADDR）は、デコーダ156の出力信号d（0）〜d（2n-1）のいずれかがハイレバルを維持している状態で、制御信号dFが論理ローからハイに遷移すると、不良アドレスとして保存される。例えば、図6に示すように、デコーダの第1の出力信号d（0）がハイレバルを維持している時に、制御信号dFがハイに遷移すると、それに応答して、BISTアドレスBADDR、即ちローアドレス(Row Address 0)及び最初のカラムアドレスCA(0)がレジスター142に取り込まれて、第1の不良アドレスFA(0)として継続して出力される。また、デコーダの第2の出力信号d（1）がハイレバルを維持している時に、制御信号dFがハイに遷移すると、それに応答して、BISTアドレスBADDR、即ちローアドレス(Row Address 0)及び第３番目のカラムアドレスCA(2)が次のレジスターに取り込まれて、第2の不良アドレスFA(1)として継続して出力される。
【００４３】
以上述べたように、本発明の好適な実施の形態によれば、パワーオンの都度、BIST動作を実行してメモリセルが正常に動作するか否かを検査し、不良であると判定したアドレスをレジスターに保存する。そして、通常動作時は、保存した不良アドレスとアクセス用のアドレスとを比較して、該不良アドレスとアクセス用のアドレスとが同一である場合は、冗長回路を駆動して不良セルの代わりに冗長セルをアクセスする。従って、この実施の形態によれば、パワーオンの都度、BIST動作を実行して不良アドレスを保存するので、外部からの影響等により正常セルが不良セルに変化（例えば増加）した場合においても、不良セルを冗長セルで置換することができる。さらに、この実施の形態によれば、パッケージされた状態においても、不良メモリセルを冗長セルによって置換することができるため、製造コスト等を低減することができる。
【００４４】
以上、種々の特定の用語を用いて限定的な説明をしているが、これは本発明の好適な実施の形態を提供することを目的として使用したに過ぎず、特許請求の範囲に記載された発明の技術的範囲を制限する目的で使用したものではない。例えば、上記の詳細な説明においては、レジスター142及び144をD型フリップフロップで構成した例を示しているが、実質的に同一の機能を奏する別の論理回路でこれを構成することもできる。結局、本発明に係る権利範囲は、特許請求の範囲の記載に基づいて定められるべきである。
【００４５】
【発明の効果】
本発明によれば、例えば、パッケージされた状態においても不良メモリセルを冗長セルにより置換することが可能となる。
【００４６】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る欠陥救済回路を示すブロック図である。
【図２】図1に示す欠陥救済回路による欠陥救済方法を示すフローチャートである。
【図３】図1に示すBIST回路を駆動する回路を概略的に示すブロック図である。
【図４】図1に示すリペアイネーブル信号発生器を概略的に示すブロック図である。
【図５】図4に示すアドレス保存部の実施の形態を示すブロック図である。
【図６】図1に示すBIST回路及び図5に示すアドレス保存部における信号のタイミング図である。
Claims (4)
- メモリとロジック回路とが１つのチップに搭載された複合メモリ装置の欠陥救済回路において、
ＢＩＳＴ（組み込みセルフテスト）モードにおいて、前記メモリにデータを書込み、その書き込んだデータと前記メモリから読み出したデータとを比較してセルの良否を示すエラー信号とＢＩＳＴアドレスを発生するＢＩＳＴ回路と、
ＢＩＳＴモードにおいて、前記エラー信号に応答して前記ＢＩＳＴアドレスをリペアアドレスとして保存し、正常モードでは、前記ロジック回路から出力されるロジックアドレスと前記リペアアドレスとを比較して、前記ロジックアドレスが不良セルのアドレスに該当する場合に、前記メモリ内の冗長回路を駆動するリペアイネーブル信号を出力するリペアイネーブル信号発生器とを備え、
前記リペアイネーブル信号発生器は、
ＢＩＳＴモードにおいて、前記ＢＩＳＴ回路からエラー信号及びＢＩＳＴアドレスを入力して、前記エラー信号が活性化した場合に、該当するＢＩＳＴアドレスをリペアアドレスとして保存するアドレス保存部と、
正常モードにおいて、前記アドレス保存部に保存されたリペアアドレスと前記ロジック回路から入力されるロジックアドレスとを比較して、その結果をリペアイネーブル信号として出力する比較器とを含み、
前記アドレス保存部は、
複数のリペアアドレスを保存する複数個のフリップフロップと、
前記エラー信号をカウントして、そのカウント値に基づいて該当するフリップフロップを選択する選択回路とを含む、
ことを特徴とするメモリ装置の欠陥救済回路。 - 前記欠陥救済回路は、ＢＩＳＴモードでは、前記ＢＩＳＴ回路から出力される情報信号を前記メモリに提供し、正常モードでは、前記ロジック回路から出力される情報信号を前記メモリに提供するマルチプレクサをさらに備えることを特徴とする請求項１に記載のメモリ装置の欠陥救済回路。
- 前記選択回路は、
クロック信号に応答して前記エラー信号を制御信号として出力するフリップフロップと、
前記制御信号の立下がりエッジに応答して前記制御信号の数をカウントするｎ（ｎは自然数）ビットのカウンターと、
前記ｎビットのカウンターから出力されるｎビットの２進コードを入力して２ｎ個の情報を出力するデコーダと、
前記フリップフロップから出力される制御信号を共通に入力すると共に、前記デコーダから出力される２ｎ個の出力信号をそれぞれ入力する２ｎ個の論理ゲートと、
を備えることを特徴とする請求項１又は請求項２に記載のメモリ装置の欠陥救済回路。 - 前記ＢＩＳＴ回路は、パワーオンの都度、テストイネーブル信号を活性化させるテストモードイネーブル信号発生回路を備えることを特徴とする請求項１に記載のメモリ装置の欠陥救済回路。
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| DE19924244B4 (de) * | 1999-05-27 | 2006-03-09 | Infineon Technologies Ag | Integrierter Speicher mit redundanten Einheiten von Speicherzellen und Testverfahren für seine redundanten Einheiten |
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| US6256237B1 (en) * | 1999-12-28 | 2001-07-03 | United Microelectronics Corp. | Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell |
| US6643807B1 (en) * | 2000-08-01 | 2003-11-04 | International Business Machines Corporation | Array-built-in-self-test (ABIST) for efficient, fast, bitmapping of large embedded arrays in manufacturing test |
| WO2002021234A2 (en) * | 2000-09-06 | 2002-03-14 | Infineon Technologies Ag | Bist for parallel testing of on-chip memory |
| KR100375998B1 (ko) * | 2000-11-17 | 2003-03-15 | (주)실리콘세븐 | 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법 |
| KR100383259B1 (ko) * | 2000-11-23 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법 |
| KR20020043796A (ko) * | 2000-12-04 | 2002-06-12 | 박종섭 | 반도체 메모리 소자의 구제 회로 |
| KR100434315B1 (ko) * | 2001-06-11 | 2004-06-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그구제방법 |
| KR100429200B1 (ko) * | 2001-06-11 | 2004-05-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 칼럼 구제회로 및 그구제방법 |
| JP2003036690A (ja) * | 2001-07-23 | 2003-02-07 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
| US6928638B2 (en) * | 2001-08-07 | 2005-08-09 | Intel Corporation | Tool for generating a re-generative functional test |
| KR100443508B1 (ko) * | 2001-12-21 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리 모듈 |
| KR20030056397A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 메모리 테스트 장치 |
| KR100462877B1 (ko) * | 2002-02-04 | 2004-12-17 | 삼성전자주식회사 | 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법 |
| JP4137474B2 (ja) | 2002-03-18 | 2008-08-20 | 富士通株式会社 | 自己テスト回路及び半導体記憶装置 |
| US20040037227A1 (en) * | 2002-08-20 | 2004-02-26 | Kuo-Hung Shih | Circuit for enhancing scan testing capability of a digital IC tester |
| JP4286634B2 (ja) | 2002-11-20 | 2009-07-01 | パナソニック株式会社 | メモリ故障救済回路 |
| US7304875B1 (en) | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| KR20060075310A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 리페어 효율을 향상시킨 반도체 메모리 장치 |
| JP2006344345A (ja) | 2005-05-12 | 2006-12-21 | Nec Electronics Corp | 揮発性半導体記憶装置 |
| KR100745403B1 (ko) * | 2005-08-25 | 2007-08-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 셀프 테스트 방법 |
| KR100739253B1 (ko) * | 2005-10-10 | 2007-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 리페어 회로 |
| US20070118778A1 (en) * | 2005-11-10 | 2007-05-24 | Via Telecom Co., Ltd. | Method and/or apparatus to detect and handle defects in a memory |
| JP4761995B2 (ja) * | 2006-02-16 | 2011-08-31 | 株式会社東芝 | 半導体集積回路及びそのテスト方法 |
| KR100825068B1 (ko) * | 2006-07-28 | 2008-04-24 | (주)토마토엘에스아이 | 램 테스트 및 고장처리 시스템 |
| US8055958B2 (en) | 2008-12-11 | 2011-11-08 | Samsung Electronics Co., Ltd. | Replacement data storage circuit storing address of defective memory cell |
| TWI409820B (zh) * | 2009-02-18 | 2013-09-21 | King Yuan Electronics Co Ltd | Semiconductor Test System with Self - Test for Memory Repair Analysis |
| KR20170030766A (ko) * | 2015-09-10 | 2017-03-20 | 에스케이하이닉스 주식회사 | 퓨즈 테스트 모드 검출 장치 |
| CN113409878A (zh) * | 2021-06-30 | 2021-09-17 | 芯天下技术股份有限公司 | 闪存错误信息检测方法、替换方法、装置、设备及存储介质 |
| CN116705107B (zh) * | 2023-08-08 | 2023-11-03 | 苏州浪潮智能科技有限公司 | 存储地址传输电路、方法、装置、存储介质及电子设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026505A (en) * | 1991-10-16 | 2000-02-15 | International Business Machines Corporation | Method and apparatus for real time two dimensional redundancy allocation |
| FR2721784B1 (fr) * | 1994-06-24 | 1996-07-19 | Thomson Csf | Procédé, émetteur et récepteur pour la transmission d'informations par paquets. |
| US5659551A (en) * | 1995-05-31 | 1997-08-19 | International Business Machines Corporation | Programmable computer system element with built-in self test method and apparatus for repair during power-on |
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