KR100462877B1 - 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법 - Google Patents

반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스 프로그램 회로 및 방법을 공개한다. 이 장치는 내부 어드레스에 의해서 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 패키지 상태에서 상기 메모리 셀의 불량을 리페어하기 위한 불량 셀 어드레스에 의해서 억세스되는 리던던트 메모리 셀들, 패키지 테스트시에 메모리 셀 어레이로부터 출력되는 데이터를 비교하여 비교 일치신호를 발생하는 비교회로, 모드 제어신호에 응답하여 외부로부터 인가되는 불량 셀 어드레스 프로그램 제어신호를 저장하는 모드 설정 레지스터, 외부로부터 인가되는 어드레스를 버퍼하고 래치하여 내부 어드레스를 발생하는 어드레스 발생회로, 패키지 테스트시에 비교 일치신호가 불량 셀이 존재함으로 나타내면 불량 셀 어드레스 프로그램 제어신호에 응답하여 어드레스 발생회로로부터 출력되는 어드레스를 래치하고 프로그램하는 불량 셀 어드레스 프로그램 회로, 및 불량 셀 어드레스 프로그램 회로로부터 출력되는 어드레스와 어드레스 발생회로로부터 출력되는 어드레스가 일치하면 리던던트 선택신호를 발생하는 불량 셀 어드레스 코딩 회로로 구성되어 있다. 따라서, 패키지 테스트시에 불량 셀 어드레스를 외부의 별도의 장비에 저장하지 않고 내부에 저장할 수 있다.

Description

반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스 프로그램 회로 및 방법{Semiconductor memory device and fail cell address program circuit and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패키지 상태에서 메모리 셀 어레이의 불량을 리페어할 수 있는 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스 프로그램 회로 및 방법에 관한 것이다.
종래의 반도체 메모리 장치는 패키지 상태에서 테스터에 의해서 테스트를 수행함에 의해서 불량 셀이 검출되면 반도체 메모리 장치의 외부의 별도의 장비에 불량 셀 어드레스를 저장한다. 그리고, 리페어가 가능한지를 판단하여 리페어가 가능하면 메모리 외부의 별도의 장비에 저장된 불량 셀 어드레스를 모드 설정 레지스터로 인가하여 불량 셀 어드레스를 프로그램한다.
도1은 종래의 패키지 상태에서 불량 셀을 리페어하기 위한 반도체 메모리 장치의 개략적인 구성을 나타내는 블록도로서, 메모리 셀 어레이(10), 컬럼 어드레스 디코더(12), 로우 어드레스 디코더(14), 센스 증폭기(16), 라이트 증폭기(18), 데이터 입력버퍼(20), 데이터 출력 드라이버(22), 데이터 출력버퍼(24), 모드 설정 레지스터(26), 불량 셀 어드레스 제어신호 발생회로(28), 컬럼 어드레스 버퍼(30), 로우 어드레스 버퍼(32), 구제 셀 인에이블 제어신호 발생회로(34), 구제 셀 리드 및 라이트 제어회로(36), 구제 셀(38), 스위치들(40, 44), 및 비교회로(42)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 m개의 워드 라인 선택신호들(WL1 ~ WLm)과 n개의 컬럼 선택신호들(Y1 ~ Yn)에 응답하여 선택된 메모리 셀로/로부터 데이터가 입/출력된다. 컬럼 어드레스 디코더(12)는 버퍼된 컬럼 어드레스(CAi, CAiB)를 디코딩하여 n개의 컬럼 선택신호들(Y1 ~ Yn)을 발생한다. 로우 어드레스 디코더(14)는 버퍼된 로우 어드레스(RAj, RAjB)를 디코딩하여 m개의 워드 라인 선택신호들(WL1 ~ WLm)을 발생한다. 센스 증폭기(16)는 메모리 셀 어레이(10)로부터 출력되는 데이터를 증폭하거나, 리드 인에이블 신호(CRE)에 응답하여 스위치(40)로부터 전송되는 데이터를 증폭한다. 라이트 증폭기(18)는 데이터 입력버퍼(20)로부터 출력되는 버퍼된 데이터를 증폭하여 메모리 셀 어레이(10)로 출력한다. 데이터 입력버퍼(20)는 데이터(DQ1 ~ DQy)를 버퍼하여 출력한다. 데이터 출력 드라이버(22)는 센스 증폭기(16)에 의해서 증폭된 데이터를 구동한다. 데이터 출력버퍼(24)는 데이터 출력 드라이버(22)로부터 출력되는 데이터를 버퍼하여 데이터(DQ1 ~ DQy)로 출력한다. 모드 설정 레지스터(26)는 모드 제어신호(MRS)에 응답하여 어드레스 입력핀들(미도시)로부터 인가되는 불량 셀 어드레스 및 병렬 비트 테스트 제어신호를 저장하고 불량 셀 어드레스(MRSk) 및 병렬 비트 테스트 제어신호(PBT)를 발생한다. 불량 셀 어드레스 제어신호 발생회로(28)는 불량 셀 어드레스(MRSk)에 응답하여 불량 셀 어드레스가 프로그램되어 프로그램된 불량 컬럼 어드레스(PCEi) 및 불량 로우 어드레스(PREj)를 발생한다. 컬럼 어드레스 버퍼(30)는 어드레스 입력핀들(미도시)로부터 인가되는 컬럼 어드레스를 버퍼하고 래치하여 버퍼된 컬럼 어드레스(CAi, CAiB)를 발생한다. 로우 어드레스 버퍼(32)는 어드레스 입력핀들(미도시)로부터 인가되는 로우 어드레스를 버퍼하고 래치하여 버퍼된 로우 어드레스(RAj, RAjB)를 발생한다. 구제 셀 인에이블 제어신호 발생회로(34)는 프로그램된 불량 컬럼 어드레스(PCEi)와 버퍼된 컬럼 어드레스(CAi, CAiB)가 동일하고, 프로그램된 불량 로우 어드레스(PREj)와 버퍼된 로우 어드레스(RAj, RAjB)가 동일하면 구제 셀 인에이블 제어신호(PS)를 발생한다. 구제 셀 리드 및 라이트 제어회로(36)는 제어 명령(CONTi)과 리드 명령(RE)에 응답하여 구제 셀 인에이블 제어신호(PS)를 구제 셀 리드 제어신호(CRE)로 발생하고, 제어 명령(CONTi)과 라이트 명령(WE)에 응답하여 구제 셀 인에이블 제어신호(PS)를 구제 셀 라이트 제어신호(CWE)로 발생한다. 구제 셀(38)은 데이터를 래치한다. 스위치(40)는 구제 셀 리드 제어신호(CRE)에 응답하여 온되어 구제 셀(38)의 데이터를 전송한다. 비교회로(42)는 병렬 비트 테스트 제어신호(PBT)에 응답하여 센스 증폭기(16)로부터 출력되는 데이터를 비교하여 비교 결과 신호를 발생한다. 스위치(44)는 구제 셀 라이트 제어신호(CWE)에 응답하여 온되어 데이터 입력버퍼(20)로부터 출력되는 데이터를 전송한다.
도1에 나타낸 반도체 메모리 장치는 국내 특허출원번호 제2000-57067호에 상세하게 공개되어 있다.
도1에 나타낸 바와 같이 구성된 종래의 반도체 메모리 장치는 패키지 상태에서 테스트를 수행한 후에 불량 셀이 검출되면 반도체 메모리 장치의 외부의 별도의 장비에 불량 셀 어드레스를 저장한다. 그리고, 리페어를 위하여 외부의 별도의 장비로부터 반도체 메모리 장치의 불량 셀 어드레스 제어신호 발생회로로 불량 셀 어드레스를 프로그램하게 된다. 따라서, 정상 동작시에 입력되는 컬럼 및 로우 어드레스가 프로그램된 불량 컬럼 및 로우 어드레스와 일치하면 불량 셀이 아니라 구제 셀로 데이터가 입출력된다.
즉, 종래의 반도체 메모리 장치는 패키지 상태에서 불량 셀이 발생되면 반도체 메모리 장치의 외부의 별도의 장비에 불량 셀 어드레스를 저장하고, 리페어시에 외부의 별도의 장비로부터 반도체 메모리 장치로 불량 셀 어드레스를 입력하여 프로그램한다.
그런데, 종래의 반도체 메모리 장치는 패키지 상태에서 불량 셀 어드레스를 저장하기 위하여 반도체 메모리 장치 외부에 고가의 장비가 필요하다는 단점이 있다.
도2는 도1에 나타낸 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법을 설명하기 위한 동작 흐름도이다.
먼저, 테스터가 반도체 메모리 장치로 모드 제어신호(MRS)와 함께 병렬 비트 테스트 제어신호(PBT)를 입력한다(제100단계). 이때, 인가되는 병렬 비트 테스트 제어신호(PBT)는 도1의 모드 설정 레지스터(26)로 저장된다.
병렬 비트 테스트 제어신호(PBT)에 응답하여 패키지 상태에서 반도체 메모리 장치에 대한 병렬 비트 테스트 동작을 수행한다(제110단계). 이때, 병렬 비트 테스트 동작은 테스터가 병렬 비트 테스트 데이터를 반도체 메모리 장치로 저장하고, 반도체 메모리 장치의 메모리 셀 어레이(10)에 저장된 병렬 비트 테스트 데이터를리드함에 의해서 수행된다. 이때, 리드되는 데이터는 비교회로(42)를 통하여 테스터로 출력된다.
테스터는 해당 반도체 메모리 장치의 메모리 셀 어레이(10)의 해당 셀이 정상인지를 판단한다(제120단계). 이때, 테스터가 비교회로(42)를 통하여 출력되는 데이터가 비교 일치함을 나타내는 데이터이면 해당 셀이 정상인 것으로 판단하고, 비교 일치함을 나타내는 데이터가 아니면 해당 셀이 불량인 것으로 판단한다.
만일 제120단계를 만족하지 않으면 테스터는 불량 셀 어드레스를 외부의 별도의 장비에 저장한다(제130단계).
만일 제120단계를 만족하거나, 제130단계 수행 후에 해당 반도체 메모리 장치의 메모리 셀 어레이(10)의 모든 셀들에 대한 병렬 비트 테스트 동작이 완료되었는지를 판단한다(제140단계).
만일 제140단계를 만족하지 않으면 제110단계로 진행하고, 만일 제140단계를 만족하면 해당 반도체 메모리 장치의 불량 셀에 대한 리페어가 가능한지를 판단한다(제150단계).
만일 제150단계를 만족하면 외부의 별도의 장비로부터 반도체 메모리 장치로 모드 제어신호(MRS)와 불량 셀 어드레스를 입력한다(제160단계). 그러면, 모드 제어신호(MRS)에 응답하여 불량 셀 어드레스가 모드 설정 레지스터(26)로 저장되고, 불량 셀 어드레스 제어신호 발생회로(28)로 불량 셀 어드레스가 프로그램된다.
반면에, 제150단계를 만족하지 않으면 제210단계로 진행하여 해당 반도체 메모리 장치를 폐기 처분한다.
제160단계 후에, 해당 반도체 메모리 장치로 모드 제어신호(MRS) 및 병렬 비트 제어신호(PBT)를 입력한다(제170단계).
병렬 비트 테스트 제어신호(PBT)에 응답하여 패키지 상태에서 해당 반도체 메모리 장치에 대한 병렬 비트 테스트 동작을 수행한다(제180단계).
테스터는 해당 반도체 메모리 장치의 메모리 셀 어레이(10)의 모든 셀들에 대한 병렬 비트 테스트 동작이 완료되었는지를 판단한다(제190단계).
만일 제190단계를 만족하지 않으면 제180단계로 진행하고, 제190단계를 만족하면 해당 반도체 메모리 장치가 정상인지를 판단한다(제200단계).
만일 제200단계를 만족하면 제220단계로 진행하여 해당 반도체 메모리 장치를 제품화하고, 만일 제200단계를 만족하지 않으면 제210단계로 진행하여 해당 반도체 메모리 장치를 폐기 처분한다.
따라서, 종래의 반도체 메모리 장치는 패키지 상태에서 병렬 비트 테스트 동작 수행시에 불량 메모리 셀의 어드레스를 저장하기 위하여 반도체 메모리 장치의 외부에 별도의 장비가 요구된다는 문제가 있다.
본 발명의 목적은 패키지 상태에서 셀에 불량이 발생할 경우에 불량 셀 어드레스를 외부의 별도의 장비에 저장할 필요가 없는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 내부 어드레스에 의해서 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 패키지 상태에서 상기 메모리 셀의 불량을 리페어하기 위한 불량 셀 어드레스에 의해서 억세스되는 리던던트 메모리 셀들, 패키지 테스트시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 비교하여 비교 일치신호를 발생하는 비교수단, 모드 제어신호에 응답하여 외부로부터 인가되는 불량 셀 어드레스 프로그램 제어신호를 저장하는 모드 설정 레지스터, 외부로부터 인가되는 어드레스를 버퍼하고 래치하여 상기 내부 어드레스를 발생하는 어드레스 발생수단, 상기 패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함으로 나타내면 상기 불량 셀 어드레스 프로그램 제어신호에 응답하여 상기 어드레스 발생수단으로부터 출력되는 어드레스를 래치하고 프로그램하는 불량 셀 어드레스 프로그램 수단, 및 상기 불량 셀 어드레스 프로그램 수단으로부터 출력되는 어드레스와 상기 어드레스 발생수단으로부터 출력되는 어드레스가 일치하면 리던던트 선택신호를 발생하는 불량 셀 어드레스 코딩 수단을 구비하고, 상기 리던던트 선택신호에 응답하여 상기 메모리 셀 어레이대신에 상기 리던던트 메모리 셀들을 억세스하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로는 내부 어드레스에 의해서 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 패키지 상태에서 상기 메모리 셀의 불량을 리페어하기 위한 불량 셀 어드레스에 의해서 억세스되는 리던던트 메모리 셀들, 패키지 테스트시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 비교하여 비교 일치신호를 발생하는 비교수단, 및 외부로부터 인가되는 어드레스를 버퍼하고 래치하여 상기 내부 어드레스를 발생하는 어드레스 발생수단을 구비한 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로에 있어서, 모드 제어신호에 응답하여 외부로부터 인가되는 불량 셀 어드레스 래치 제어신호, 및 프로그램 제어신호를 저장하는 모드 설정 레지스터, 상기 패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함을 나타내면 상기 불량 셀 어드레스 래치 제어신호에 응답하여 상기 어드레스 발생수단으로부터 출력되는 어드레스를 래치하는 불량 셀 어드레스 래치 수단, 및 상기 프로그램 제어신호에 응답하여 상기 불량 셀 어드레스 래치 수단으로부터 출력되는 어드레스를 프로그램하는 불량 셀 어드레스 프로그램 수단을 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법은 내부 어드레스에 의해서 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 패키지 상태에서 불량 셀 어드레스에 의해서 억세스되는 상기 메모리 셀의 불량을 리페어하기 위한 리던던트 메모리 셀들, 패키지 테스트시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 비교하여 비교 일치신호를 발생하는 비교수단, 및 외부로부터 인가되는 어드레스를 버퍼하고 래치하여 상기 내부 어드레스를 발생하는 어드레스 발생수단을 구비한 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법에 있어서, 패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함을 나타내면 상기 불량 셀 어드레스 래치 제어신호에 응답하여 상기 어드레스 발생수단으로부터 출력되는 어드레스를 래치하는 불량 셀 어드레스 래치 단계, 및 상기 프로그램 제어신호에 응답하여 상기 래치된 어드레스를 프로그램하는 불량 셀 어드레스 프로그램 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 패키지 상태에서 불량 셀을 리페어하기 위한 반도체 메모리 장치의 개략적인 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법을 설명하기 위한 동작 흐름도이다.
도3은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도4는 도3에 나타낸 불량 셀 어드레스 래치회로의 실시예의 구성을 나타내는 회로도이다.
도5는 도3에 나타낸 불량 셀 어드레스 래치회로의 다른 실시예의 구성을 나타내는 회로도이다.
도6은 도3에 나타낸 불량 셀 어드레스 프로그램 회로의 실시예의 구성을 나타내는 회로도이다.
도7은 도3에 나타낸 불량 셀 어드레스 코딩회로의 실시예의 구성을 나타내는 회로도이다.
도8은 본 발명의 반도체 메모리 장치의 실시예의 불량 셀 어드레스 프로그램 방법을 설명하기 위한 동작 흐름도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 불량 셀 어드레스 프로그램 방법을 설명하면 다음과 같다.
도3은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 노멀 메모리 셀 어레이(50-1)와 패키지용 컬럼 리던던트 메모리 셀(50-2)로 구성된 메모리 셀 어레이(50), 로우 어드레스 디코더(52), 컬럼 어드레스 디코더(54), 센스 증폭기(58), 라이트 증폭기(60), 데이터 입력버퍼(62), 데이터 출력 드라이버(64), 데이터 출력버퍼(66), 모드 설정 레지스터(68), 컬럼 어드레스 버퍼(70), 로우 어드레스 버퍼(72), 불량 셀 어드레스 래치회로(74), 불량 셀 어드레스 프로그램회로(76), 불량 셀 어드레스 코딩회로(78), 및 비교회로(80)로 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(50), 로우 어드레스 디코더(52), 컬럼 어드레스 디코더(54), 센스 증폭기(58), 라이트 증폭기(60), 데이터 입력버퍼(62), 데이터 출력 드라이버(64), 데이터 출력버퍼(66), 및 비교회로(80)의 기능은 도1에 나타낸 메모리 셀 어레이(10), 로우 어드레스 디코더(14), 컬럼 어드레스 디코더(12), 센스 증폭기(16), 라이트 증폭기(18), 데이터 입력버퍼(20), 데이터 출력 드라이버(22), 데이터 출력버퍼(24), 및 비교회로(42)의 기능과 동일하다.
모드 설정 레지스터(68)는 모드 제어신호(MRS)에 응답하여 어드레스 인가 핀(미도시)으로부터 인가되는 신호를 입력하여 프로그램 제어신호(EFC), 불량 셀 어드레스 래치 제어신호(FAL), 및 병렬 비트 테스트 제어신호(PBT)를 발생한다. 컬럼 어드레스 버퍼(70)는 외부로부터 인가되는 컬럼 어드레스를 버퍼하고 래치하여 버퍼된 컬럼 어드레스(CAi, CAiB)를 발생한다. 로우 어드레스 버퍼(72)는 외부로부터 인가되는 로우 어드레스를 버퍼하고 래치하여 버퍼된 로우 어드레스(RAj, RAjB)를 발생한다. 불량 셀 어드레스 래치회로(74)는 비교회로(80)의 출력신호(COUT)와 불량 셀 어드레스 래치 제어신호(FAL)에 응답하여 버퍼된 컬럼 어드레스(CAi, CAiB)를 발생한다. 불량 셀 어드레스 프로그램회로(76)는 프로그램 제어신호(EFC)에 응답하여 불량 셀 어드레스 래치회로(74)로부터 출력되는 불량 셀 어드레스를 프로그램한다. 불량 셀 어드레스 코딩회로(78)는 프로그램된 불량 셀 어드레스와 버퍼된 컬럼 어드레스(CAi, CAiB)가 일치하면 리던던트 컬럼 선택신호(RY)를 발생한다. 이때, 발생되는 컬럼 선택신호(RY)에 응답하여 컬럼 어드레스 디코더(54)의 동작을 디스에이블한다.
도3에 나타낸 반도체 메모리 장치는 패키지 상태에서 메모리 셀 어레이(50-1)의 컬럼 선택신호들(Y1 ~ Yn)중 하나의 컬럼 선택신호에 의해서 억세스되는 컬럼 라인의 메모리 셀에 불량이 발생한 경우에 불량이 발생한 컬럼 라인의 메모리 셀들을 리던던트 컬럼 선택신호(RY)에 의해서 억세스되는 패키지용 컬럼 리던던트 메모리 셀(50-2)로 대체가 가능한 구성을 예로서 나타낸 것이다.
또한, 일반적으로 패키지 상태의 반도체 메모리 장치의 불량은 하나의 비트의 메모리 셀의 불량이 대부분이기 때문에 하나의 비트의 메모리 셀의 불량을 리페어할 수 있는 반도체 메모리 장치를 예로서 나타낸 것이다.
도4는 도3에 나타낸 불량 셀 어드레스 래치회로의 실시예의 구성을 나타내는 회로도로서, NAND게이트(NA1)와 인버터(I1)로 구성된 래치 제어신호 발생회로(75), CMOS전송 게이트(C1), 인버터(I2), 및 인버터들(I3, I4)로 구성된 래치(L)로 각각 구성된 어드레스 래치회로들(74-1 ~ 74-i)로 구성되어 있다.
도4에 나타낸 어드레스 래치회로들(74-1 ~ 74-i) 각각의 동작을 설명하면 다음과 같다.
래치 제어신호 발생회로(75)는 비교회로(80)의 출력신호(COUT)와 불량 셀 래치 제어신호(FAL)가 모두 "하이"레벨인 경우에 "하이"레벨의 래치 제어신호를 발생한다. 즉, 비교회로(80)의 출력신호(COUT)가 "하이"레벨인 경우에 해당 셀이 불량임을 나타낸다고 가정하고 구성한 것이다.
어드레스 래치회로들(74-1 ~ 74-i) 각각의 CMOS전송 게이트(C1)는 "하이"레벨의 불량 셀 어드레스 래치 제어신호(FAL)에 응답하여 온되어 불량 셀 어드레스(CA1 ~ CAi)를 전송한다. 어드레스 래치회로들(74-1 ~ 74-i) 각각의 래치(L)는 CMOS전송 게이트(C1)의 출력신호를 래치하여 불량 셀 어드레스 출력신호(PCA1 ~ PCAi)를 발생한다.
도5는 도3에 나타낸 불량 셀 어드레스 래치회로의 다른 실시예의 구성을 나타내는 회로도로서, 도4의 구성에 PMOS트랜지스터(P1)를 추가하여 구성되어 있다.
도5에 나타낸 불량 셀 어드레스 래치회로의 동작을 설명하면 다음과 같다.
도4에 나타낸 불량 셀 어드레스 래치회로와 동일한 구성을 가진 회로는 도4에 나타낸 불량 셀 어드레스 래치회로와 동일한 동작을 수행한다.
PMOS트랜지스터(P1)는 NAND게이트(NA1)의 출력신호가 "로우"레벨인 경우에 온되어 "하이"레벨의 신호를 전송한다. 이때, 전송되는 "하이"레벨의 신호는 반도체 메모리 장치의 하나의 핀을 통하여 외부의 테스터로 출력되어, 반도체 메모리 장치 내부의 불량 셀 어드레스 래치회로의 사용여부를 알리게 된다.
도6은 도3에 나타낸 불량 셀 어드레스 프로그램 회로의 실시예의 구성을 나타내는 회로도로서, CMOS전송 게이트(C2), 인버터들(I5, I6, I7), 및 NMOS트랜지스터들(N1, N2, N3, N4, N5), PMOS트랜지스터들(P2, P3), 및 퓨즈들(F1, F2)로 구성된 전기적 퓨즈회로(EF)를 각각 구비한 불량 셀 제어신호 발생기들(76-1 ~ 76-i)로 구성되어 있다.
도6에서, 퓨즈(F1)의 저항값이 퓨즈(F2)의 저항값보다 작게 설계되어 있다.
도6에 나타낸 불량 셀 어드레스 프로그램 회로(76-1)의 동작을 설명하면 다음과 같다.
"하이"레벨의 프로그램 제어신호(EFC)가 인가되면 CMOS전송 게이트(C2)가 온된다. 이 상태에서, "로우"레벨의 불량 셀 출력신호(PCA1)가 전송되면 NMOS트랜지스터(N1)가 오프되어 퓨즈(F1)가 컷팅되지 않는다. 그리고, "하이"레벨의 프로그램 제어신호(EFC)에 응답하여 NMOS트랜지스터들(N2, N5)이 온된다. 그러면, 노드(A)의전압이 노드(B)의 전압보다 약간 높게 된다. 따라서, 인버터들(I6, I7)을 통하여 "로우"레벨의 출력신호(OPCA1)가 발생된다.
"하이"레벨의 프로그램 제어신호(EFC)가 인가되면 CMOS전송 게이트(C2)가 온된다. 이 상태에서, "하이"레벨의 불량 셀 출력신호(PCA1)가 전송되면 NMOS트랜지스터(N1)가 온되어 퓨즈(F1)가 컷팅된다. 그리고, "하이"레벨의 프로그램 제어신호(EFC)에 응답하여 NMOS트랜지스터들(N2, N5)이 온된다. 그러면, 노드(A)의 전압이 노드(B)의 전압보다 약간 낮게 된다. 따라서, 인버터들(I6, I7)을 통하여 "하이"레벨의 출력신호(OPCA1)가 발생된다.
즉, 도6에 나타낸 불량 셀 어드레스 프로그램 회로들(76-1, ..., 76-i) 각각은 "하이"레벨의 프로그램 제어신호(EFC)에 응답하여 "하이"레벨의 불량 셀 어드레스 출력신호(PCA1 ~ PCAi)가 전송되면 "로우"레벨의 출력신호(OPCA1 ~ OPCAi)를 발생하고, "로우"레벨의 불량 셀 어드레스 출력신호(PCA1 ~ PCAi)가 전송되면 "하이"레벨의 출력신호(OPCA1 ~ OPCAi)를 발생한다.
상술한 바와 같은 방법으로 출력신호들(OPCA1 ~ OPCAi)의 레벨을 고정하는 것이 가능하다.
도7은 도3에 나타낸 불량 셀 어드레스 코딩회로의 실시예의 구성을 나타내는 회로도로서, 인버터(I8), 및 NAND게이트들(NA2, NA3, NA4)로 구성된 불량 셀 어드레스 코더(78-1 ~ 78-i), NAND게이트(NA5)와 인버터(I9)로 구성된 리던던트 컬럼 선택신호 발생회로(79)로 구성되어 있다.
도7에 나타낸 불량 셀 어드레스 코딩회로의 동작을 설명하면 다음과 같다.
출력신호(OPCA1)가 "하이"레벨인 경우에 NAND게이트(NA2)는 버퍼된 컬럼 어드레스(CA1)를 반전하여 출력하고, NAND게이트(NA3)는 버퍼된 반전 컬럼 어드레스(CA1)를 반전하여 출력한다. NAND게이트(NA4)는 NAND게이트들(NA2, NA3)의 출력신호들을 비논리곱하여 비교 출력신호(COM1)를 발생한다.
결과적으로, 출력신호(OPCA1)가 "하이"레벨인 경우에 버퍼된 컬럼 어드레스(PCA1)가 "하이"레벨이면 "하이"레벨의 비교 출력신호(COM1)를 발생하고, 버퍼된 컬럼 어드레스(CA1)가 "로우"레벨이면 "로우"레벨의 비교 출력신호(COM1)를 발생한다. 즉, 출력신호(OPCA1)가 "하이"레벨인 경우에 버퍼된 컬럼 어드레스(CA1)가 "하이"레벨이면 "하이"레벨의 비교 출력신호(COM1)를 발생한다.
반면에, 출력신호(OPCA1)가 "로우"레벨인 경우에 NAND게이트(NA2)는 버퍼된 반전 컬럼 어드레스(CA1B)를 반전하여 출력하고, NAND게이트(NA3)는 버퍼된 컬럼 어드레스(CA1)를 반전하여 출력한다. NAND게이트(NA4)는 NAND게이트들(NA2, NA3)의 출력신호들을 비논리곱하여 비교 출력신호(COM1)를 발생한다.
결과적으로, 출력신호(OPCA1)가 "로우"레벨인 경우에는 버퍼된 컬럼 어드레스(CA1)가 "하이"레벨이면 "로우"레벨의 비교 출력신호(COM1)를 발생하고, 버퍼된 컬럼 어드레스(CA1)가 "로우"레벨이면 "하이"레벨의 비교 출력신호(COM1)를 발생한다. 즉, 출력신호(OPCA1)가 "로우"레벨인 경우에 버퍼된 컬럼 어드레스(CA1)가 "로우"레벨이면 "하이"레벨의 비교 출력신호(COM1)를 발생한다.
리던던트 컬럼 선택신호 발생회로(79)는 비교 출력신호들(COM1, ..., COMi)이 모두 "하이"레벨이면 "하이"레벨의 리던던트 컬럼 선택신호(RY)를 발생하고,비교 출력신호들(COM1, ..., COMi)중 적어도 하나의 출력신호가 "로우"레벨이면 "로우"레벨의 리던던트 컬럼 선택신호(RY)를 발생한다.
즉, 본 발명의 반도체 메모리 장치는 불량 셀 어드레스 프로그램시에 반도체 메모리 장치 외부의 별도의 장비에 불량 셀 어드레스를 저장할 필요가 없으며, 패키지 상태에서 병렬 비트 테스트시에 불량 셀 어드레스가 검출되면 불량 셀 어드레스가 반도체 메모리 장치 내부에 곧바로 프로그램되게 된다.
도8은 본 발명의 반도체 메모리 장치의 실시예의 불량 셀 어드레스 프로그램 방법을 설명하기 위한 동작 흐름도이다.
먼저, 반도체 메모리 장치로 모드 제어신호(MRS), 및 병렬 비트 테스트 제어신호(PBT)를 입력한다(제300단계). 그러면, 모드 설정 레지스터(68)가 모드 제어신호(MRS)에 응답하여 제어신호(PBT)를 저장한다.
병렬 비트 테스트 제어신호(PBT)에 응답하여 패키지 상태에서 반도체 메모리 장치에 대한 병렬 비트 테스트 동작을 수행한다(제310단계).
병렬 비트 테스트 동작 수행 동안에 비교회로(80)의 출력신호(COUT)가 "하이"레벨인지를 판단한다(제320단계). 즉, 비교회로(80)의 출력신호가 불량 셀임을 나타내는 신호인지를 판단한다.
제320단계를 만족하지 않으면, 반도체 메모리 장치의 모든 셀들에 대한 병렬 비트 테스트 동작이 완료되었는지를 판단한다(제330단계).
만일 제330단계를 만족하지 않으면 제310단계로 진행하고, 만일 제330단계를 만족하면 제410단계로 진행한다.
제320단계를 만족하면, 테스터는 패키지 상태에서 리페어가 가능한지를 판단한다(제340단계). 즉, 도3에 나타낸 반도체 메모리 장치에 도5에 나타낸 불량 셀 어드레스 래치회로가 적용되는 경우에 불량 셀 래치 제어신호가 테스터로 출력되는데, 이 신호가 "로우"레벨에서 "하이"레벨로 천이하면 리페어가 가능한 것으로 판단하고, 아니면 리페어가 불가능한 것으로 판단한다.
만일 도3에 나타낸 반도체 메모리 장치에 도4에 나타낸 불량 셀 어드레스 래치회로가 적용되는 경우에는 제320단계는 수행되지 않게 된다.
만일 제340단계를 만족하지 않으면 제420단계로 진행하여 해당 반도체 메모리 장치를 제품화하고, 만일 제340단계를 만족하면 테스터가 모드 제어신호(MRS), 불량 셀 어드레스 래치 제어신호(FAL), 및 프로그램 제어신호(EFC)를 입력한다(제350단계). 이때, 도3에 나타낸 모드 설정 레지스터(68)는 모드 제어신호(MRS)에 응답하여 불량 셀 어드레스 래치 제어신호(FAL), 및 프로그램 제어신호(EFC)를 입력한다.
반도체 메모리 장치의 불량 셀 어드레스 래치회로(74)는 불량 셀 어드레스 래치 제어신호(FAL)에 응답하여 불량 셀 어드레스를 프로그램한다(제360단계).
반도체 메모리 장치의 불량 셀 어드레스 프로그램회로(76)는 프로그램 제어신호(EFC)에 응답하여 불량 셀 어드레스를 프로그램한다(제370단계).
반도체 메모리 장치로 모드 제어신호(MRS) 및 병렬 비트 테스트 제어신호(PBT)를 입력한다(제380단계).
병렬 비트 테스트 제어신호(PBT)에 응답하여 반도체 메모리 장치에 대한 병렬 비트 테스트 동작을 수행한다(제390단계).
반도체 메모리 장치의 모든 셀들에 대한 병렬 비트 테스트 동작이 완료되었는지를 판단한다(제400단계).
만일 제400단계를 만족하지 않으면 제390단계로 진행하고, 만일 제400단계를 만족하면 해당 반도체 메모리 장치가 정상인지를 판단한다(제410단계).
만일 제410단계의 판단 결과를 만족하면 제430단계로 진행하여 해당 반도체 메모리 장치를 제품화하고, 제410단계의 판단 결과를 만족하지 않으면 제420단계로 진행하여 해당 반도체 메모리 장치를 폐기 처분한다.
즉, 본 발명의 반도체 메모리 장치는 패키지 상태에서 불량 셀이 발생되면 불량 셀 어드레스 래치회로(74)에 불량 셀 어드레스를 곧바로 저장하고, 불량 셀 어드레스 프로그램회로(76)에 불량 셀 어드레스를 프로그램한다.
상술한 실시예의 본 발명의 반도체 메모리 장치는 적어도 하나의 컬럼 선택신호 라인에 의해서 억세스되는 불량 셀들을 리던던트 컬럼 선택신호 라인에 의해서 억세스되는 셀들로 리페어하는 구성을 나타내었지만, 적어도 하나의 워드 라인에 연결된 불량 셀들을 리던던트 워드 라인에 연결된 셀들로 리페어하도록 구성할 수도 있다. 또한, 본 발명의 반도체 메모리 장치는 도1에 나타낸 바와 같이 불량 셀을 데이터 입출력라인쌍에 연결된 구제 셀로 리페어하도록 구성할 수도 있다.
즉, 본 발명의 반도체 메모리 장치의 불량 셀을 리페어하기 위한 리던던트 메모리 셀의 구성은 어떠한 형태로 구성되더라도 상관없다.
그리고, 상술한 실시예의 본 발명의 반도체 메모리 장치는 패키지 상태에서1비트의 불량 셀을 리페어할 수 있는 구성을 예로 나타내었으나, 패키지 상태에서 소정 비트의 불량 셀들을 리페어할 수 있도록 구성할 수 있다.
또한, 상술한 실시예의 본 발명의 반도체 메모리 장치는 메모리 셀 어레이가 복수개의 메모리 셀 어레이 뱅크들로 구성되고, 소정 개수의 메모리 셀 어레이 뱅크들에 대하여 병렬 비트 테스트 동작이 동시에 수행되는 경우에 소정 개수의 메모리 셀 어레이 뱅크들 각각에 대한 불량 셀 어드레스를 프로그램할 수 있도록 구성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스 프로그램 회로 및 방법은 패키지 테스트시에 불량 셀 어드레스를 외부의 별도의 장비에 저장하지 않고 내부에 저장한다. 이에 따라, 패키지 테스트시에 불량 셀 어드레스를 저장하기 위한 외부의 별도의 장비가 필요없으므로 테스트 비용이 절감된다.

Claims (14)

  1. 내부 어드레스에 의해서 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    패키지 상태에서 상기 메모리 셀의 불량을 리페어하기 위한 불량 셀 어드레스에 의해서 억세스되는 리던던트 메모리 셀들;
    패키지 테스트시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 비교하여 비교 일치신호를 발생하는 비교수단;
    모드 제어신호에 응답하여 외부로부터 인가되는 불량 셀 어드레스 프로그램 제어신호를 저장하는 모드 설정 레지스터;
    외부로부터 인가되는 어드레스를 버퍼하고 래치하여 상기 내부 어드레스를 발생하는 어드레스 발생수단;
    상기 패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함으로 나타내면 상기 불량 셀 어드레스 프로그램 제어신호에 응답하여 상기 어드레스 발생수단으로부터 출력되는 어드레스를 래치하고 프로그램하는 불량 셀 어드레스 프로그램 수단; 및
    상기 불량 셀 어드레스 프로그램 수단으로부터 출력되는 어드레스와 상기 어드레스 발생수단으로부터 출력되는 어드레스가 일치하면 리던던트 선택신호를 발생하는 불량 셀 어드레스 코딩 수단을 구비하고,
    상기 리던던트 선택신호에 응답하여 상기 메모리 셀 어레이대신에 상기 리던던트 메모리 셀들을 억세스하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 불량 셀 어드레스 프로그램 제어신호는
    불량 셀 어드레스 래치 제어신호와 프로그램 제어신호로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 불량 셀 어드레스 프로그램 수단은
    상기 패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함을 나타내면 상기 불량 셀 어드레스 래치 제어신호에 응답하여 상기 불량 셀 어드레스를 래치하는 어드레스 래치 수단; 및
    상기 프로그램 제어신호에 응답하여 상기 불량 셀 어드레스 래치 수단으로부터 출력되는 불량 셀 어드레스를 프로그램하는 프로그램 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로.
  4. 제2항에 있어서, 상기 어드레스 래치 수단은
    상기 비교 일치신호와 상기 불량 셀 어드레스 래치 제어신호를 조합한 신호에 응답하여 상기 외부로부터 인가되는 어드레스를 전송하는 제1어드레스 전송수단; 및
    상기 제1어드레스 전송수단으로부터 출력되는 어드레스를 래치하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 어드레스 래치 수단은
    상기 비교 일치신호와 상기 불량 셀 어드레스 래치 제어신호를 조합한 신호에 응답하여 리페어 사용신호를 외부로 출력하는 리페어 사용신호 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 프로그램 수단은
    상기 프로그램 제어신호에 응답하여 상기 불량 셀 어드레스 래치 수단으로부터 출력되는 어드레스를 전송하는 제2어드레스 전송수단; 및
    상기 프로그램 제어신호에 응답하여 상기 제2어드레스 전송수단으로부터 출력되는 어드레스에 따라 불량 셀 어드레스를 프로그램하는 불량 셀 어드레스 프로그램 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 불량 셀 어드레스 프로그램 회로는
    전원전압과 제1노드사이에 연결된 제1퓨즈;
    상기 제1노드와 접지전압사이에 연결되고 상기 제2어드레스 전송 수단으로부터 출력되는 어드레스가 인가되는 게이트를 가진 제1NMOS트랜지스터;
    상기 제1노드와 제2노드사이에 연결되고 제4노드에 연결된 게이트를 가진 제1PMOS트랜지스터;
    상기 제2노드와 접지전압사이에 연결되고 상기 제4노드에 연결된 게이트를가진 제2NMOS트랜지스터;
    상기 제2노드와 접지전압사이에 연결되고 상기 프로그램 제어신호가 인가되는 게이트를 가진 제3NMOS트랜지스터;
    전원전압과 제3노드사이에 연결된 제2퓨즈;
    상기 제3노드와 제4노드사이에 연결되고 상기 제2노드에 연결된 게이트를 가진 제2PMOS트랜지스터;
    상기 제4노드와 접지전압사이에 연결되고 상기 제2노드에 연결된 게이트를 가진 제4NMOS트랜지스터; 및
    상기 제4노드와 접지전압사이에 연결되고 상기 프로그램 제어신호가 인가되는 게이트를 가진 제5NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 내부 어드레스에 의해서 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    패키지 상태에서 상기 메모리 셀의 불량을 리페어하기 위한 불량 셀 어드레스에 의해서 억세스되는 리던던트 메모리 셀들;
    패키지 테스트시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 비교하여 비교 일치신호를 발생하는 비교수단; 및
    외부로부터 인가되는 어드레스를 버퍼하고 래치하여 상기 내부 어드레스를 발생하는 어드레스 발생수단을 구비한 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로에 있어서,
    모드 제어신호에 응답하여 외부로부터 인가되는 불량 셀 어드레스 래치 제어신호, 및 프로그램 제어신호를 저장하는 모드 설정 레지스터;
    상기 패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함을 나타내면 상기 불량 셀 어드레스 래치 제어신호에 응답하여 상기 어드레스 발생수단으로부터 출력되는 어드레스를 래치하는 불량 셀 어드레스 래치 수단; 및
    상기 프로그램 제어신호에 응답하여 상기 불량 셀 어드레스 래치 수단으로부터 출력되는 어드레스를 프로그램하는 불량 셀 어드레스 프로그램 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로.
  9. 제8항에 있어서, 상기 불량 셀 어드레스 래치 수단은
    상기 비교 일치신호와 상기 불량 셀 어드레스 래치 제어신호를 조합한 신호에 응답하여 상기 불량 셀 어드레스를 전송하는 제1어드레스 전송수단; 및
    상기 제1어드레스 전송 수단으로부터 출력되는 어드레스를 래치하는 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로.
  10. 제9항에 있어서, 상기 불량 셀 어드레스 래치 수단은
    상기 비교 일치신호와 상기 불량 셀 어드레스 래치 제어신호를 조합한 신호에 응답하여 리페어 사용신호를 외부로 출력하는 리페어 사용신호 발생회로를 더구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로.
  11. 제6항에 있어서, 상기 불량 셀 어드레스 프로그램 수단은
    상기 프로그램 제어신호에 응답하여 상기 불량 셀 어드레스 래치 수단으로부터 출력되는 어드레스를 전송하는 제2어드레스 전송 수단; 및
    상기 프로그램 제어신호에 응답하여 상기 제2어드레스 전송 수단으로부터 출력되는 어드레스에 따라 불량 셀 어드레스를 프로그램하는 프로그램 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로.
  12. 제11항에 있어서, 상기 프로그램 회로는
    전원전압과 제1노드사이에 연결된 제1퓨즈;
    상기 제1노드와 접지전압사이에 연결되고, 상기 제2어드레스 전송 수단으로부터 출력되는 어드레스가 인가되는 게이트를 가진 제1NMOS트랜지스터;
    상기 제1노드와 제2노드사이에 연결되고, 제4노드에 연결된 게이트를 가진 제1PMOS트랜지스터;
    상기 제2노드와 접지전압사이에 연결되고, 상기 제4노드에 연결된 게이트를 가진 제2NMOS트랜지스터;
    상기 제2노드와 접지전압사이에 연결되고 상기 프로그램 제어신호가 인가되는 게이트를 가진 제3NMOS트랜지스터;
    전원전압과 제3노드사이에 연결된 제2퓨즈;
    상기 제3노드와 제4노드사이에 연결되고 상기 제2노드에 연결된 게이트를 가진 제2PMOS트랜지스터;
    상기 제4노드와 접지전압사이에 연결되고 상기 제2노드에 연결된 게이트를 가진 제4NMOS트랜지스터; 및
    상기 제4노드와 접지전압사이에 연결되고 상기 프로그램 제어신호가 인가되는 게이트를 가진 제5NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 회로.
  13. 내부 어드레스에 의해서 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    패키지 상태에서 불량 셀 어드레스에 의해서 억세스되는 상기 메모리 셀의 불량을 리페어하기 위한 리던던트 메모리 셀들;
    패키지 테스트시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 비교하여 비교 일치신호를 발생하는 비교수단; 및
    외부로부터 인가되는 어드레스를 버퍼하고 래치하여 상기 내부 어드레스를 발생하는 어드레스 발생수단을 구비한 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법에 있어서,
    패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함을 나타내면 상기 불량 셀 어드레스 래치 제어신호에 응답하여 상기 어드레스 발생수단으로부터 출력되는 어드레스를 래치하는 불량 셀 어드레스 래치 단계; 및
    상기 프로그램 제어신호에 응답하여 상기 래치된 어드레스를 프로그램하는 불량 셀 어드레스 프로그램 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법.
  14. 제13항에 있어서, 상기 불량 셀 어드레스 래치 단계는
    상기 패키지 테스트시에 상기 비교 일치신호가 불량 셀이 존재함을 나타내면 상기 불량 셀 어드레스 래치 제어신호에 응답하여 리페어 사용신호를 외부로 발생하는 것을 특징으로 하는 반도체 메모리 장치의 불량 셀 어드레스 프로그램 방법.
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