CN100421175C - 用于对缺陷单元地址编程的缺陷单元地址编程电路和方法 - Google Patents

Abstract

一种半导体存储器件以及其中可用的缺陷单元地址编程电路。已封装的半导体存储器件包括：存储单元阵列；多个冗余存储单元，用于修复缺陷存储单元；比较器，用于比较在测试已封装的半导体存储器件的测试过程中从存储单元输出的数据，并产生比较对应信号；模式设置寄存器，用于存储外部施加的缺陷单元地址编程控制信号；地址产生电路，用于产生内部地址；缺陷单元地址编程电路，当比较一致信号指示检测到缺陷存储单元时，锁存来自地址产生电路的内部地址，并且对缺陷单元地址编程；以及缺陷单元地址解码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号。

Description

用于对缺陷单元地址编程的缺陷单元地址编程电路和方法

此美国非临时专利申请根据35U.S.C.§119要求享受2002年2月4日提交的韩国专利申请2002-6235的优先权，两份专利申请的全部内容在此合并作为参考。

技术领域

本发明涉及半导体存储器件，尤其涉及缺陷单元地址编程电路，以及对缺陷单元地址编程以便修复缺陷存储单元的方法。

背景技术

通常在半导体存储器封装之后测试半导体存储器。当发现损坏或缺陷存储单元时，在另外提供器件中存储用于存取损坏或缺陷存储单元的地址(在此之后称作″缺陷单元地址″)。确定是否能够修复缺陷存储单元。如果能够修复缺陷存储单元，则通过把缺陷单元地址施加到模式设置寄存器，把存储在附加提供的器件中的缺陷单元地址编程到半导体存储器件中。

图1是传统半导体存储器件的示意框图，其已在由本发明同一受让人在韩国专利局提交的2000-57067号韩国专利申请中公开。

如图1所示，传统的半导体存储器件包括存储单元阵列10、列地址解码器12、行地址解码器14、读出放大器16、写入放大器18、数据输入缓存器20、数据输出驱动器22、数据输出缓存器24、模式设置寄存器26、缺陷单元地址控制信号产生电路28、列地址缓存器30、行地址缓存器32、已修复单元启动控制信号产生电路34、已修复单元读/写控制电路36、已修复单元38、转换开关40、41和比较器42。

下面描述图1的传统半导体存储器件的操作。存储单元阵列10具有多个用于存储数据的存储单元。响应来自行地址解码器14的多个字线选择信号WL1-WLm和来自列地址解码器12的多个列选择信号Y1-Yn，将数据输入存储单元并从存储单元输出。

通过将缓存的地址CAi、CAiB解码，列地址解码器12产生多个列选择信号Y1-Yn(n信号)。

通过将缓存的行地址RAj、RAjB解码，行地址解码器14产生多个字线选择信号WL1-WLm(m信号)。

响应读出启动信号CRE，读出放大器16放大从存储单元阵列10输出的数据或从转换开关40传输的数据。

写入放大器18放大从数据输入缓存器20输出的缓存数据，并且输出要送到存储单元阵列10的已放大的数据。

数据输入缓存器20缓存数据DQ1-DQy，并且输出缓存的数据。数据输出驱动器22驱动由读出放大器16放大的数据。数据输出缓存器24缓存由数据输出驱动器22驱动的数据，并且输出缓存的数据DQ1-DQy。

响应模式控制信号MRS，模式设置寄存器26存储经输入引脚(未示出)从外部施加的并行比特测试控制信号PBT和缺陷单元地址MRSK，然后输出并行的比特测试控制信号PBT和缺陷单元地址MRSK。

缺陷单元地址控制信号产生电路28响应缺陷单元地址MRSk，产生缺陷单元列地址PCEi和缺陷单元行地址PREj。

列地址缓存器30缓存从地址输入引脚(没示出)施加的外部提供地址Ak的列地址，锁存列地址，并且产生缓存的列地址CAi、CAiB。

行地址缓存器32缓存从地址输入引脚施加的外部提供地址Ak的行地址，锁存行地址，并且产生缓存的行地址RAj、RAjB。

当缺陷单元列地址PCEi和缓存的列地址CAi、CAiB对应，并且缺陷单元行地址PREj和缓存的行地址RAj、RAjB对应时，已修复单元启动控制信号产生电路34产生已修复单元启动控制信号PS。

响应控制命令CONTi和读出命令RE，或响应控制命令CONTi和写命令WE，已修复单元读/写控制电路36产生已修复单元启动信号PS。用通过使用控制命令CONTi和读出命令RE产生的已修复单元启动信号PS作为已修复单元读取控制信号CRE。用通过使用控制命令CONTi和写命令WE产生的已修复单元启动信号PS作为已修复单元写控制信号CWE。

已修复单元38锁存数据。响应已修复单元读取控制信号CRE，接通转换开关40，由此传输存储在已修复单元38中的数据。

响应并行比特测试控制信号PBT，比较器42比较从读出放大器16输出的数据，并且产生比较结果信号。

转换开关44响应已修复单元写控制信号CWE而接通，并且传输从数据输入缓存器20输出的数据。

图1所示的传统的半导体存储器件在其被封装之后作电测试。当测试之后发现缺陷存储单元时，将缺陷单元地址，即缺陷存储单元的地址首先存储在外部器件中。外部器件把缺陷单元地址编程到半导体存储器件中的缺陷单元地址控制信号产生电路。当在半导体存储器件的正常操作期间通过半导体存储器件输入引脚施加的地址与缺陷单元地址匹配时，则能够把数据输入已修复单元或从已修复单元输出数据，而不是缺陷存储单元。

即，当已封装的传统的半导体存储器件具有缺陷存储单元时，缺陷单元的地址首先存储在外部器件中，然后在半导体存储器件的修复期间，把缺陷单元的地址从外部器件编程到半导体存储器件。

因此，在已封装的半导体存储器件的测试和修复期间，传统的半导体存储器件使用昂贵外部设备来暂存缺陷单元地址。结果是，增加半导体存储器件的测试成本。

下面参考图2描述在传统半导体存储器件中编程缺陷单元地址的操作。

测试器把模式控制信号MRS和并行比特测试控制信号PBT一起输入到半导体存储器件(步骤100)。在模式设置寄存器26中存储施加到半导体存储器件的并行比特测试控制信号PBT。

响应并行比特测试控制信号PBT，对于半导体存储器件执行并行比特测试操作(步骤110)。并行比特测试操作包括把用于测试存储单元阵列10的测试数据存储在半导体存储器件中，并且并行读出存储在存储单元阵列10中的测试数据。将从存储单元阵列10输出的测试数据发送到测试器。

测试器确定所测试的存储单元阵列10是否正常(步骤120)。当发送到测试器的测试数据指示相对一致时，确定相应的存储单元阵列10正常，而当测试数据指示相对不一致时，确定相应的存储单元阵列10异常或有缺陷。

如果测试器指示测试的存储单元阵列10是异常或有缺陷，则把被称作缺陷单元地址的缺陷存储单元的地址存储在外部器件中(步骤130)。

当在步骤120测试器指示所检测的存储单元阵列10正常时，则确定是否已经对于存储单元阵列的全部单元执行了并行比特测试操作(步骤140)。

如果在步骤140的结果是否，则重复步骤110-130，而如果在步骤140的结果是肯定的，则测试器确定是否能够修复缺陷存储单元(步骤150)。

当测试器确定能够修复缺陷存储单元，则把模式控制信号MRS和缺陷单元地址从外部器件输入到半导体存储器件(步骤160)。响应模式控制信号，将缺陷单元地址存储在模式设置寄存器26中，并且将缺陷单元地址写入缺陷单元地址控制信号产生电路28。

当确定不能修复缺陷存储单元时，放弃已结束测试的半导体存储器件(步骤210)。

在将缺陷单元地址编程到在半导体存储器件中的缺陷单元地址控制信号产生电路28之后，再一次将模式控制信号MRS和并行比特测试控制信号PBT输入到对应的已经修复的半导体存储器件(步骤170)。

响应并行比特测试控制信号PBT，已修复的半导体存储器件再一次经历并行比特测试(步骤180)。

测试器确定对于已修复的半导体存储器件中所有存储单元阵列的并行比特测试是否结束(步骤190)。

如果测试器指示并行比特测试没有结束，则重复步骤180-190，而如果并行比特测试完成，则测试器确定已修复的半导体存储器件是否正常(步骤200)。

当测试器确定已修复的半导体存储器件正常时，则将已修复的半导体器件商品化。

如上述讨论，昂贵的外部器件能用于测试和修复通常的半导体存储器件。因此，可能增加半导体存储器件的测试成本。

发明内容

在优选实施例中，本发明旨在一种半导体存储器件，其能够在测试和修复已封装的半导体存储器件过程中，不使用附加外部器件而被修复。

在优选实施例中，本发明旨在采用在半导体存储器件中采用的缺陷单元地址编程电路，用于把缺陷存储单元的地址编程到半导体存储器件中。

在优选实施例中，本发明旨在一种把缺陷单元地址编程到封装的半导体存储器件中的方法。

在优选实施例中，本发明提供一种半导体存储器件，包括：存储单元阵列，具有通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷存储单元的缺陷单元地址存取，冗余存储单元用于修复缺陷存储单元；比较器，用于在测试已封装的半导体存储器件期间，比较从存储单元输出的具有多个比特的数据的至少两个比特，并且用于产生比较输出信号；模式设置寄存器，用于响应模式控制信号，存储缺陷单元地址编程控制信号；地址产生电路，用于通过缓存和锁存外部施加的地址，产生内部地址；缺陷单元地址编程工具，用于当比较输出信号指示在半导体存储器件中检测到缺陷存储单元时，响应缺陷单元地址编程控制信号，锁存从地址产生电路输出的内部地址，并且把锁存器的内部地址作为缺陷单元地址编程；以及缺陷单元地址编码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号，其中响应冗余存储单元选择信号，存取冗余存储单元。

在优选实施例中，本发明提供一种半导体存储器件的缺陷单元地址编程电路，所述半导体存储器件具有：存储单元阵列，其具有多个通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷存储单元的缺陷单元地址存取；比较器，用于在测试已封装的半导体存储器件期间，在比较从存储单元阵列输出的具有多个比特的数据的至少两个比特之后，产生比较输出信号；以及地址发生器，用于通过缓存和锁存外部施加的地址，产生内部地址，所述缺陷单元地址编程电路包括：模式设置寄存器，用于响应模式控制信号，存储外部施加的缺陷单元地址锁存控制信号和编程控制信号；缺陷单元地址锁存工具，用于当比较输出信号指示至少一个存储单元具有缺陷时，响应缺陷单元地址锁存控制信号，锁存从地址发生器输出的地址；以及缺陷单元地址编程工具，用于响应编程控制信号，对从缺陷单元地址锁存工具输出的地址编程。

在优选实施例中，本发明提供一种用于对半导体存储器件的缺陷存储单元的缺陷单元地址编程的方法，所述半导体存储器件具有：存储单元阵列，其具有多个通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷单元地址存取；比较器，用于在测试封装的半导体存储器件期间，在比较从存储单元阵列输出的数据之后，产生比较输出信号；以及地址发生器，用于通过缓存和锁存外部施加的地址，产生内部地址，所述方法包括下述步骤：当比较输出信号指示至少一个存储单元具有缺陷时，响应缺陷单元地址锁存控制信号，锁存从地址发生器输出的内部地址；以及响应编程控制信号，对锁存的内部地址编程。

在优选实施例中，本发明提供半导体存储器件，包括：缺陷单元地址编程工具，用于当检测到缺陷存储单元时，响应缺陷单元地址编程控制信号，锁存来自地址产生电路的内部地址，并且将锁存内部地址作为缺陷单元地址编程；以及缺陷单元地址编码电路，用于当内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号，其中响应冗余存储单元选择信号，存取冗余存储单元。

在优选实施例中，本发明提供缺陷单元地址编程电路，包括：缺陷单元地址锁存器件，用于当至少一个存储单元具有缺陷时，响应缺陷单元地址锁存控制信号，锁存从地址发生器输出的地址；以及缺陷单元地址编程器件，用于响应编程控制信号，对从缺陷单元地址锁存器件输出的地址编程。

在优选实施例中，本发明提供一种用于对存储单元阵列的缺陷存储单元的缺陷单元地址编程的一种方法，存储单元阵列具有通过缺陷单元地址存取的多个存储单元和多个冗余存储单元，所说的方法包括：当至少一个存储单元具有缺陷时，响应缺陷单元内部地址锁存控制信号，锁存从地址发生器输出的内部地址；以及响应编程控制信号，对锁存的内部地址编程。

附图说明

为了更完全地理解本发明以及其优点，下面结合附图进行描述，其中相同的参考数字表示相同的部分，其中：

图1是根据传统技术的半导体存储器件的示意方框图；

图2是根据传统技术的测试和修复半导体存储器件的方法的流程图；

图3是根据本发明优选实施例的半导体存储器件的方框图；

图4是图3所示的根据本发明优选实施例的缺陷单元地址锁存电路的示例性电路图；

图5是图3所示的根据本发明优选实施例的缺陷单元地址锁存电路的另一示例性电路图；

图6是图3所示的根据发明优选实施例的缺陷单元地址编程电路的电路图；

图7是图3所示的根据本发明优选实施例的缺陷单元地址编码电路的电路图；以及

图8是根据本发明优选实施例的对半导体存储器件中的缺陷单元地址编程的方法的流程图。

具体实施方式

现在参考附图所示的实例详细描述本发明的优选实施例。

图3是根据本发明优选实施例的半导体存储器件的方框图。

如图3所示，半导体存储器件被封装，并且包括存储单元阵列50，其具有正常存储单元阵列50-1和列冗余存储单元阵列50-2。半导体存储器件还包括行地址解码器52、列地址解码器54、读出放大器58、写入放大器60、数据输入缓存器62、数据输出驱动器64、数据输出缓存器66、模式设置寄存器68、列地址缓存器70、行地址缓存器72、缺陷单元锁存电路74、缺陷单元编程电路76、缺陷单元地址编码电路78和比较器80。

存储单元阵列50、行地址解码器52、列地址解码器54、读出放大器58、写入放大器60、数据输入缓存器62、数据输出驱动器64、数据输出缓存器66、以及比较器80的功能实质上与图1相同名称的对应元件相同。因此，将省略对其功能的说明。

模式设置寄存器68响应模式控制信号MRS，通过半导体存储器件的地址输入引脚，接收外部施加的信号，并且产生编程控制信号EFC、缺陷单元地址锁存控制信号FAL和并行比特测试控制信号PBT。

列地址缓存器70缓存并且锁存外部提供地址Ak的列地址，然后产生缓存的列地址CAi、CAiB。行地址缓存器70缓存并且锁存外部提供地址Ak的行地址，然后产生缓存的行地址RAi、RAiB。

缺陷单元地址锁存电路74响应比较器80的输出信号和缺陷单元地址锁存控制信号FAL，输出缓存的列地址CAi、CAiB。缺陷单元地址编程电路76响应编程控制信号EFC，对从缺陷单元地址锁存电路74输出的缺陷单元地址编程。

当已编程的单元地址对应于缓存的列地址CAi、CAiB时，缺陷单元地址编码电路78产生冗余列选择信号RY。可以响应冗余列选择信号RY，禁止列地址解码器54。

在图3的半导体存储器件中，存储单元阵列50-1具有多个存储单元列，并且通过列选择信号Y1-Yn中的列选择信号存取每列。当半导体存储器件具有包括至少一个缺陷存储单元的列时，将包括缺陷存储单元的列替换为包括多个冗余存储单元50-2并通过冗余列选择信号RY存取的冗余列。即，逐列地修复半导体存储器件。在另一优选实施例中，能够逐个单元地修复半导体存储器件。

图4是本发明优选实施例中的缺陷单元地址锁存电路74的示例性电路图。如图4所示，缺陷单元地址锁存电路74-1-74-i中的每一个包括由NAND门NA1和反相器I1组成的锁存控制信号产生电路75和由CMOS发送栅极C1、反相器I2、以及反相器I3和I4组成的锁存元件L。

当比较器80的输出信号COUT和缺陷单元锁存控制信号FAL具有逻辑″高″电平时，锁存控制信号产生电路75产生逻辑″高″电平的寄存控制信号。

响应逻辑″高″电平的缺陷单元地址锁存控制信号FAL，接通CMOS传送栅极C1，并且传送缺陷单元地址CA1-CAi。地址锁存器电路74-1-74-i中每一个中的锁存单元L锁存CMOS传送栅极C1的输出信号，并且产生缺陷单元地址输出信号PCA1-PCAi。

图5是根据本发明另一优选实施例的缺陷单元地址锁存电路74的另一示例性电路图。如图5所示，除了图4所示的元件之外，缺陷单元地址锁存电路还包括PMOS晶体管。

在图4和图5中由相同参考号码表示的元件是相同的元件，因此操作方式实质上相同。因此，将省略结合图5对其的讨论。

当NAND门NA1的输出信号是逻辑″低″电平时，接通PMOS晶体管P1，由此传输逻辑″高″电平信号。随后，所传送的逻辑″高″电平信号通过半导体存储器件的管脚输入到测试器，从而测试器能够检测正被使用的缺陷单元地址锁存电路。即，测试器使用结合信号确定是否能够修复半导体存储器件，其中所述结合信号通过结合缺陷单元地址锁存控制信号和比较输出信号产生，并且由PMOS晶体管P1发送。因此，可以认为结合的信号是修复起始信号。

图6是根据本发明优选实施例的缺陷单元地址编程电路76的示例性电路图。如图6所示，缺陷单元地址编程电路包括多个缺陷单元控制信号发生器76-1-76-i。每一个缺陷单元控制信号发生器76-1-76-i都包括CMOS发射栅极C2、反相器I5、I6、I7、以及电熔化丝电路EF，每一个电熔化丝电路EF都由NMOS晶体管N1、N2、N3、N4、N5、PMOS晶体管P2、P3和熔化丝F1、F2组成。图6中，与熔化丝F1相比，熔化丝F2具有相对较低的电阻。

下面讨论缺陷单元地址编程电路76-1的操作。当将逻辑″高″电平的编程控制信号EFC施加到缺陷单元控制信号发生器76-1时，接通CMOS发射栅极C2。此时，当将逻辑″低″电平的缺陷单元输出信号PCA1输入到缺陷单元控制信号发生器76-1时，断开NMOS晶体管N1，以便不烧断熔化丝F1。随后，响应逻辑″高″电平的编程控制信号EFC，接通NMOS晶体管N2、N5，并且节点A的电位变成稍高于节点B的电位。因此，将具有逻辑″低″电平的输出信号OPCA1通过反相器I6、I7从缺陷单元控制信号发生器76-1输出。

当将逻辑″高″电平的编程控制信号EFC和逻辑″高″电平的缺陷单元输出信号PCA1施加到缺陷单元控制信号发生器76-1时，接通NMOS晶体管N1，并且烧断熔化丝F1。随后，响应逻辑″高″电平的编程控制信号EFC，接通NMOS晶体管N2、N5，并且将节点A的电位降低到稍低于节点B的电位。因此，具有逻辑″高″电平的输出信号OPCA1通过反相器I6、I7从缺陷单元控制信号发生器76-1输出。

即，当将逻辑″高″电平的缺陷单元地址输出信号PCA1-PCAi分别发送到缺陷单元地址编程电路76-1-76-i时，缺陷单元地址编程电路76-1-76-i分别响应逻辑″高″电平的编程控制信号EFC，产生逻辑″高″电平的输出信号OPCA1-OPCAi。而且，当将逻辑″低″电平的缺陷单元地址输出信号PCA1-PCAi分别发送到缺陷单元地址编程电路76-1-76-i时，缺陷单元地址编程电路76-1-76-i分别响应逻辑″高″电平的编程控制信号EFC，产生逻辑″低″电平的输出信号OPCA1-OPCAi。

如上述讨论，可以修复从缺陷单元控制信号发生器76-1-76-i输出的输出信号OPCA1-OPCAi的电平。

图7是根据本发明优选实施例的缺陷单元编码电路78的电路图。如图7所示，缺陷单元编码电路78包括：冗余列选择信号产生电路79，其包括NAND门N5和反相器I9；以及缺陷单元地址编码器78-1-78-i，每一个都具有反相器18和NAND门NA2、NA3、NA4。

当输出信号OPCA1是逻辑″高″电平时，NAND门NA2反向并输出缓存的列地址CA1，而NAND门NA3反向并输出反向的缓存列地址CAIB。NAND门NA4与非操作NAND门NA2和NAND门NA3的输出信号，并且产生比较输出信号COM1。

结果是，当输出信号OPCA1是逻辑″高″电平，并且缓存的列地址CA1是逻辑″高″电平时，比较输出信号COM1具有逻辑″高″电平。而且，当输出信号OPCA1是逻辑″高″电平，并且缓存的列地址CA1是逻辑″低″电平时，比较输出信号COM1具有逻辑″低″电平。

当输出信号OPCA1是逻辑″低″电平时，NAND门NA2反向并输出缓存的反相列地址CA1B，而NAND门NA3反向并输出的缓存列地址CA1。NAND门NA4与非操作NAND门NA2和NAND门NA3的输出信号，并且产生比较输出信号COM1。

结果是，当输出信号OPCA1是逻辑″低″电平，并且缓存的列地址CA1是逻辑″高″电平时，比较输出信号COM1具有逻辑″低″电平。当输出信号OPCA1是逻辑″低″电平，并且缓存的列地址CA1是逻辑″低″电平时，比较输出信号COM1具有逻辑″高″电平。

当所有比较输出信号COM1-COMi都具有逻辑″高″电平时，冗余列选择信号产生电路79以逻辑″高″电平产生冗余列选择信号RY，而当比较输出信号COM1-COMi中至少一个具有逻辑″低″电平时，冗余列选择信号产生电路79以逻辑″低″电平产生冗余列选择信号RY。

即，将缺陷单元地址直接编程在已封装的半导体存储器件中，而不使用外部器件来暂存用于修复已封装的传统半导体存储器件的缺陷单元地址。

下面将参照图8描述根据本发明优选实施例把缺陷单元地址编程到半导体存储器件中的方法。

测试器把模式控制信号MRS和并行比特测试控制信号PBT输入到已封装的半导体存储器件(步骤300)。响应模式控制信号MRS，将并行比特测试控制信号PBT存储在已封装的半导体存储器件中的模式设置寄存器68中。对已封装的半导体存储器件执行并行比特测试操作(步骤310)。

在并行比特测试操作过程中，测试器确定已封装的半导体存储器件中的比较器80是否输出逻辑″高″电平的输出信号(步骤320)。即，测试器使用比较器80的输出信号，确定已封装的半导体存储器件是否具有缺陷存储单元。

当在步骤320比较器80输出″低″电平的输出信号时，在步骤330测试器确定是否已完成对于已封装在半导体存储器件中的全部存储单元的测试。如果在步骤330的结果为未完成，则重复步骤310-320。如果在步骤330的结果为已完成，则执行步骤410。

当在步骤320比较器80输出具有逻辑″高″电平的输出信号时，测试器确定能够修复已封装的半导体存储器件(步骤340)。

当图5所示的缺陷单元地址锁存电路产生的缺陷单元锁存控制信号从逻辑″低″电平过渡到逻辑″高″电平时，能够修复半导体存储器件。如果半导体存储器件具有图4所示的缺陷单元地址锁存电路，则可以省略步骤320。

在步骤340中，如果不能修复已封装的半导体存储器件，则放弃已结束测试的半导体存储器件，而如果在步骤340中能够修复已封装的半导体存储器件，则测试器将模式控制信号MRS、缺陷单元地址锁存控制信号FAL和编程控制信号EFC输入到半导体存储器件(步骤350)。在半导体存储器件中的模式设置寄存器68接收缺陷单元地址寄存控制信号FAL和编程控制信号EFC。

响应缺陷单元地址锁存控制信号FAL，已封装半导体存储器件中的缺陷单元地址锁存电路74对缺陷单元地址锁存(步骤360)。响应编程控制信号EFC，缺陷单元地址编程电路76对缺陷单元地址编程(步骤370)。测试器把模式控制信号MRS和并行比特测试控制信号PBT发送到半导体存储器件(步骤380)。响应并行比特测试控制信号PBT，执行对已修复半导体存储器件的并行比特测试操作(步骤390)。

然后确定是否已完成对已修复半导体存储器件中的全部存储单元的并行比特测试(步骤400)。如果未完成，则重复步骤390。如果步骤400的结果是已完成，则确定已修复的半导体存储器件是否正常(步骤410)。如果步骤410的结果是肯定的，则将已结束测试的半导体存储器件商品化(步骤430)，而如果否，则放弃已结束测试的半导体存储器件(步骤420)。

结果是，如果根据本发明优选实施例的半导体存储器件具有缺陷存储单元，则将用于存取缺陷存储单元的地址(缺陷单元地址)存储在半导体存储器件中的缺陷单元地址锁存电路74中，随后在缺陷单元编程电路76中对其编程。

如上述讨论的本发明的优选实施例公开了逐列修复半导体存储器件的情况，但是本发明的优选实施例同样可以包括逐行或逐单元地修复半导体存储器件。

而且，本发明上述优选实施例的冗余存储单元的结构不局限于上述讨论的结构，而是可以按照本领域普通技术人员已知的方式修改。

本发明优选实施例描述了对缺陷存储单元的一个比特的修复，但是本发明也可以用于修复缺陷存储单元的多个比特的方法。

而且，本发明的示例的实施例可以用于具有多个存储单元阵列的半导体存储器件，其每一个存储单元阵列都有多个存储体，其中针对多个存储体同时执行并行比特测试。

虽然已经参照优选实施例具体地展示和描述了本发明，但是本领域技术人员应该明白，在不脱离本发明的精神和范围的条件下，可以进行各种形式和细节上的改变。

Claims (19)

1. 一种半导体存储器件，包括：

存储单元阵列，具有通过内部地址存取的多个存储单元；

多个冗余存储单元，其通过缺陷存储单元的缺陷单元地址存取，冗余存储单元用于修复缺陷存储单元；

比较器，用于在测试已封装的半导体存储器件期间，比较从存储单元输出的具有多个比特的数据的至少两个比特，并且用于产生比较输出信号；

模式设置寄存器，用于响应模式控制信号，存储缺陷单元地址编程控制信号；

地址产生电路，用于通过缓存和锁存外部施加的地址，产生内部地址；

缺陷单元地址编程工具，用于当比较输出信号指示在半导体存储器件中检测到缺陷存储单元时，响应缺陷单元地址编程控制信号，锁存从地址产生电路输出的内部地址，并且把锁存器的内部地址作为缺陷单元地址编程；以及

缺陷单元地址编码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号，

其中响应冗余存储单元选择信号，存取冗余存储单元。

2. 如权利要求1所述的半导体存储器件，其中缺陷单元地址编程控制信号包括缺陷单元地址锁存控制信号和编程控制信号。

3. 如权利要求2所述的半导体存储器件，其中缺陷单元地址编程工具包括：

地址锁存电路，用于当比较输出信号指示检测到缺陷存储单元时，响应缺陷单元地址锁存控制信号，锁存缺陷单元地址；以及

编程电路，用于响应编程控制信号，对从地址锁存电路输出的地址编程。

4. 如权利要求3所述的半导体存储器件，其中地址锁存电路包括：

第一地址传送电路，用于响应通过把比较输出信号与缺陷单元地址锁存控制信号相组合而产生的组合信号，传送外部地址；以及

锁存元件，用于锁存从第一地址传送电路输出的外部地址。

5. 如权利要求4所述的半导体存储器件，其中地址锁存电路还包括修复起始信号产生电路，用于响应通过把比较输出信号与缺陷单元地址锁存控制信号相组合而产生的组合信号，产生修复起始信号。

6. 如权利要求3所述的半导体存储器件，其中编程电路包括：

第二地址传送电路，用于响应编程控制信号，传送从地址锁存电路输出的地址；以及

缺陷单元地址编程电路，用于响应编程控制信号，对从第二地址传送电路输出的缺陷单元地址编程。

7. 如权利要求6所述的半导体存储器件，其中缺陷单元地址编程电路包括：

第一熔化丝，其连接在电源电压和第一节点之间；

第一NMOS晶体管，其连接在第一节点和地电压之间，并且具有被施加来自第二地址传送电路的输出地址的栅极；

第一PMOS晶体管，其连接在第一节点和第二节点之间，并且具有连接到第四节点的栅极；

第二NMOS晶体管，其连接在第二节点和地电压之间，并且有连接到第四节点的栅极；

第三NMOS晶体管，其连接在第二节点和地电压之间，并且有被施加编程控制信号的栅极；

第二熔化丝，其连接在电源电压和第三节点之间；

第二PMOS晶体管，其连接在第三节点和第四节点之间，并且有连接到第二节点的栅极；

第四NMOS晶体管，其连接在第四节点和地电压之间，并且有连接到第二节点的栅极；以及

第五NMOS晶体管，其连接在第四节点和地电压之间，并且有被施加编程控制信号的栅极；

8. 一种半导体存储器件的缺陷单元地址编程电路，所述半导体存储器件具有：存储单元阵列，其具有多个通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷存储单元的缺陷单元地址存取；比较器，用于在测试已封装的半导体存储器件期间，在比较从存储单元阵列输出的具有多个比特的数据的至少两个比特之后，产生比较输出信号；以及地址发生器，用于通过缓存和锁存外部施加的地址，产生内部地址，所述缺陷单元地址编程电路包括：

模式设置寄存器，用于响应模式控制信号，存储外部施加的缺陷单元地址锁存控制信号和编程控制信号；

缺陷单元地址锁存工具，用于当比较输出信号指示至少一个存储单元具有缺陷时，响应缺陷单元地址锁存控制信号，锁存从地址发生器输出的地址；以及

缺陷单元地址编程工具，用于响应编程控制信号，对从缺陷单元地址锁存工具输出的地址编程。

9. 如权利要求8所述的缺陷单元地址编程电路，其中缺陷单元地址锁存工具包括：

第一地址传送工具，响应通过把比较一致信号和缺陷单元地址锁存控制信号相组合而产生的组合信号，传送缺陷单元地址；以及

锁存单元，用于锁存从第一地址传送工具输出的外部地址。

10. 如权利要求9所述的缺陷单元地址编程电路，其中缺陷单元地址锁存工具还包括修复起始信号产生电路，用于响应通过把比较输出信号与缺陷单元地址锁存控制信号相组合而产生的组合信号，产生冗余起始信号。

11. 如权利要求8所述的缺陷单元地址编程电路，其中缺陷单元地址编程工具包括：

第二地址传送工具，用于响应编程控制信号，传送从缺陷单元地址锁存工具输出的第二地址；以及

缺陷单元地址编程电路，用于响应编程控制信号，对从第二地址传送工具输出的缺陷单元地址编程。

12. 如权利要求11所述的缺陷单元地址编程电路，其中编程电路包括：

第一熔化丝，其连接在电源电压和第一节点之间；

第一NMOS晶体管，其连接在第一节点和地电压之间，并且具有被施加来自第二地址传送工具的输出地址的栅极；

第一PMOS晶体管，其连接在第一节点和第二节点之间，并且具有连接到第四节点的栅极；

第二NMOS晶体管，其连接在第二节点和地电压之间，并且有连接到第四节点的栅极；

第三NMOS晶体管，其连接在第二节点和地电压之间，并且有被施加编程控制信号的栅极；

第二熔化丝，其连接在电源电压和第三节点之间；

第二PMOS晶体管，其连接在第三节点和第四节点之间，并且有连接到第二节点的栅极；

第四NMOS晶体管，其连接在第四节点和地电压之间，并且有连接到第二节点的栅极；以及

第五NMOS晶体管，其连接在第四节点和地电压之间，并且有被施加编程控制信号的栅极。

13. 一种用于对半导体存储器件的缺陷存储单元的缺陷单元地址编程的方法，所述半导体存储器件具有：存储单元阵列，其具有多个通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷单元地址存取；比较器，用于在测试封装的半导体存储器件期间，在比较从存储单元阵列输出的数据之后，产生比较输出信号；以及地址发生器，用于通过缓存和锁存外部施加的地址，产生内部地址，所述方法包括下述步骤：

当比较输出信号指示至少一个存储单元具有缺陷时，响应缺陷单元地址锁存控制信号，锁存从地址发生器输出的内部地址；以及

响应编程控制信号，对锁存的内部地址编程。

14. 如权利要求13所述的方法，其中当比较输出信号指示在测试期间至少一个存储单元有缺陷时，锁存步骤还包括响应缺陷单元地址锁存控制信号，产生修复起始信号的步骤。

15. 一种半导体存储器件，包括：

缺陷单元地址编程工具，用于当检测到缺陷存储单元时，响应缺陷单元地址编程控制信号，锁存来自地址产生电路的内部地址，并且将锁存内部地址作为缺陷单元地址编程；以及

缺陷单元地址编码电路，用于当内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号，其中响应冗余存储单元选择信号，存取冗余存储单元。

16. 如权利要求15所述的半导体存储器件，其中缺陷单元地址编程控制信号包括缺陷单元地址锁存控制信号和编程控制信号，并且

缺陷单元地址编程工具包括：

地址锁存电路，用于当检测到缺陷存储单元时，响应缺陷单元地址锁存控制信号，锁存缺陷单元地址；以及

编程电路，用于响应编程控制信号，对从地址锁存电路输出的缺陷单元地址编程。

17. 如权利要求16所述的半导体存储器件，其中地址锁存电路包括：

第一地址传送电路，用于响应通过把比较输出信号与缺陷单元地址锁存控制信号相组合而产生的组合信号，传送外部地址；以及

锁存元件，用于锁存从第一地址传送电路输出的外部地址。

18. 如权利要求17所述的半导体存储器件，其中地址锁存电路还包括修复起始信号产生电路，用于响应通过把比较输出信号与缺陷单元地址锁存控制信号相组合而产生的组合信号，产生修复起始信号。

19. 如权利要求16所述的半导体存储器件，其中编程电路包括：

第二地址传送电路，用于响应编程控制信号，传送从地址锁存电路输出的地址；以及

缺陷单元地址编程电路，用于响应编程控制信号，对从第二地址传送电路输出的缺陷单元地址编程。

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