TW202301363A - 半導體裝置 - Google Patents

Abstract

一種半導體裝置包括記憶體組和行線選擇電路，所述記憶體組包括第一記憶塊、第二記憶塊和冗餘記憶塊；所述行線選擇電路被配置為當在第一記憶塊的第一行線中出現故障時，利用冗餘記憶塊的第一冗餘線來替代第一記憶塊的第一行線，並且利用冗餘記憶塊的第二冗餘線來替代第二記憶塊的第二行線。

Description

半導體裝置

本公開的實施例涉及半導體裝置，並且更具體地，涉及與在修復操作之前或之後執行測試操作相關的半導體裝置。

半導體裝置執行將有缺陷的記憶單元(在下文中，稱為“故障單元”)替代為冗餘單元的修復操作。半導體裝置的修復操作包括列修復操作和行修復操作。以如下的方式執行列修復操作：當連接至基於列位址選擇的列線(例如，字元線)的記憶單元中存在故障單元時，利用冗餘列線來替代故障單元與之連接的列線。以如下的方式執行行修復操作：當連接至基於行位址選擇的行線(例如，位元線)的記憶單元中存在故障單元時，利用冗餘行線來替代故障單元與之連接的行線。

本申請請求2021年6月21日提交的申請號為10-2021-0080445的韓國專利申請的優先權，其全部內容透過引用合併於此。

根據本公開的實施例，提供了一種半導體裝置。所述半導體裝置可以包括：記憶體組，其包括第一記憶塊、第二記憶塊和冗餘記憶塊；行線選擇電路，其被配置為當在所述第一記憶塊的第一行線中出現故障時，利用所述冗餘記憶塊的第一冗餘線來替代所述第一記憶塊的第一行線，並且利用所述冗餘記憶塊的第二冗餘線來替代所述第二記憶塊的第二行線。

另外，根據本公開的另一個實施例，提供了一種半導體裝置。半導體裝置可以包括：測試行位址生成器，其被配置為基於行位址生成第一測試行位址和第二測試行位址；以及核心電路，其被配置為基於塊陣列位址、塊位址和行位址來控制用於第一記憶塊陣列的第一修復操作和用於第二記憶塊陣列的第二修復操作一起執行，基於所述第一測試行位址選擇包括在所述第一記憶塊陣列中的每個記憶塊的行線之一以輸出第一記憶塊數據，以及基於所述第二測試行位址選擇包括在所述第二記憶塊陣列中的每一記憶塊的行線之一以輸出第二記憶塊數據。

另外，根據本公開的另一個實施例，提供了一種半導體裝置。半導體裝置可以包括：核心電路，其被配置為：基於塊陣列位址、塊位址和行位址，控制對第一記憶塊陣列的第一修復操作和對第二記憶塊陣列的第二修復操作一起執行，基於第一測試行位址選擇包括在所述第一記憶塊陣列的每個記憶塊的行線之一以輸出第一記憶塊數據，基於第二測試行位址選擇包括在所述第二記憶塊陣列的每個記憶塊的行線之一以輸出第二記憶塊數據，以及當基於所述第一測試行位址對所述第一記憶塊陣列進行修復操作或基於所述第二測試行位址對所述第二記憶塊陣列進行修復操作時，輸出冗餘記憶塊數據；輸入及輸出(輸入/輸出)控制電路，其被配置為基於第一移位信號和第二移位信號，從所述第一記憶塊數據、所述第二記憶塊數據和所述冗餘記憶塊數據中生成第一驅動數據和第二驅動數據；以及測試數據生成器，其被配置為將所述第一驅動數據與第一參考數據進行比較以生成第一比較信號，將所述第二驅動數據與第二參考數據進行比較以生成第二比較信號，以及將所述第一比較信號和所述第二比較信號進行壓縮以生成測試數據。

在以下實施例的描述中，當參數稱為“預定的”時，可能旨在表示當參數用於過程或演算法時預先確定參數的值。該參數的值可以在過程或演算法開始時設置，或者可以在過程或演算法執行期間設置。

應當理解的是，儘管術語“第一”、“第二”、“第三”等在本文中用於描述各種元件，但是這些元件不應受這些術語的限制。這些術語僅用於將一個元件與另一個元件區分開，並非旨在暗示元件的順序或數量。因此，在不脫離本公開的教示的情況下，一些實施例中的第一元件在其他實施例中可以稱為第二元件。

此外，應當理解的是，當一個元件稱為“連接”或“耦接”到另一個元件時，它可以直接連接或耦接到另一個元件，或者可以存在中間元件。相反地，當一個元件稱為“直接連接”或“直接耦接”到另一個元件時，則不存在中間元件。

邏輯“高”位準和邏輯“低”位準可以用於描述電信號的邏輯位準。可以將具有邏輯“高”位準的信號與具有邏輯“低”位準的信號區分開。例如，當具有第一電壓的信號對應於具有邏輯“高”位準的信號時，具有第二電壓的信號對應於具有邏輯“低”位準的信號。在一個實施例中，邏輯“高”位準可以被設置為高於邏輯“低”位準的電壓位準的電壓位準。此外，根據實施例，可以將信號的邏輯位準被設置為不同或相反。例如，在一個實施例中具有邏輯“高”位準的某個信號可以在另一個實施例中被設置為具有邏輯“低”位準。

在下文中，將參照附圖詳細地描述本公開的各種實施例。然而，本文中描述的實施例僅用於說明性目的，並非旨在限制本公開的範圍。

圖1是圖示根據本公開實施例的半導體裝置1的配置的方塊圖。如圖1所示，半導體裝置1可以包括：位址解碼器10、核心電路11、測試行位址生成器13、移位控制電路15、輸入/輸出(I/O)控制電路17、參考數據(reference data, REFD)暫存器18以及測試數據生成器19。

位址解碼器10可以從半導體裝置1的外部設備(未示出)接收位址ADD。半導體裝置1的外部設備可以是半導體控制器、主機和測試設備中的一個。位址解碼器10可以對位址ADD進行解碼，以生成塊陣列位址BRADD、塊位址BADD和行位址CADD。塊陣列位址BRADD可以被設置為具有用於選擇包括在記憶體組(圖2的101)中的第一記憶塊陣列(圖2的121)和第二記憶塊陣列(圖2的123)的一個的邏輯位元。塊位址BADD可以被設置為具有用於選擇包括在選擇的記憶塊陣列中的記憶塊(圖2的MB)中的一個的邏輯位元集合。可以根據包括在第一記憶塊陣列121和第二記憶塊陣列123中的記憶塊MB的數量來設置包括在塊位址BADD中的位元數。例如，當包括在第一記憶塊陣列121和第二記憶塊陣列123中的每一個中的記憶塊MB的數量為16時，塊位址BADD可以實現為包括4位元。行位址CADD可以包括具有用於選擇由塊位址BADD選擇的記憶塊MB的行線YL中的一個的邏輯位元集合的位元。可以根據包括在記憶塊MB中的行線YL的數量來設置包括在行位址CADD中的位元數。例如，當包括在記憶塊MB中的行線YL的數量為64時，行位址CADD可以實現為包括6位元。

核心電路11可以從位址解碼器10接收塊陣列位址BRADD、塊位址BADD和行位址CADD。核心電路11可以從測試行位址生成器13接收第一測試行位址TCAD1和第二測試行位址TCAD2。可以根據行位址CADD生成第一測試行位址TCAD1和第二測試行位址TCAD2，以執行用於檢查需要修復的故障的預測試和用於檢查修復操作是否正確地執行的後測試。核心電路11可以接收用於執行預測試的第一測試模式信號TM1和用於執行後測試的第二測試模式信號TM2。第一測試模式信號TM1和第二測試模式信號TM2可以透過對半導體裝置1內部的命令(未示出)進行解碼來生成，或者可以從半導體裝置1的外部設備(未示出)接收。核心電路11可以包括：記憶體組101、行線選擇電路103和熔絲鎖存電路105。在本實施例中，為了便於說明，核心電路11實現為包括一個記憶體組101，但是根據實施例也可以實現為包括多個記憶體組。

記憶體組101可以連接至多個行線YL和多個冗餘行線RYL。如圖2所示，記憶體組101可以包括第一記憶塊陣列121和第二記憶塊陣列123，其包括連接至多個行線YL的記憶塊MB。記憶體組101可以包括連接至多個冗餘行線RYL的冗餘記憶塊(redundancy memory block, RED MB) (圖2的125)。

行線選擇電路103可以基於塊陣列位址BRADD來選擇第一記憶塊陣列121和第二記憶塊陣列123的一個，並且可以基於塊位址BADD來選擇記憶塊MB的一個。行線選擇電路103可以基於行位址CADD來選擇記憶塊MB的行線YL的一個。行線選擇電路103可以控制至少一個記憶單元(未示出)，其連接至基於要存取的塊陣列位址BRADD、塊位址BADD和行位址CADD選擇的記憶塊的行線YL。在下文中，假設並解釋在基於塊陣列位址BRADD、塊位址BADD以及行位址CADD選擇的記憶塊MB的行線YL中出現故障意味著與基於塊陣列位址BRADD、塊位址BADD和行位址CADD選擇的記憶塊MB的行線YL連接的記憶單元之中包括故障單元。

行線選擇電路103可以從熔絲鎖存電路105接收冗餘熔絲數據RFD和正常熔絲數據NFD。行線選擇電路103可以控制記憶體組101，使得基於冗餘熔絲數據RFD同時執行對多個記憶塊MB的行線YL的修復操作。可以基於塊陣列位址BRADD、塊位址BADD以及行位址CADD來選擇同時執行修復操作的多個記憶塊MB中的每一個的行線YL。行線選擇電路103可以控制記憶體組101，使得基於正常熔絲數據NFD對由塊陣列位址BRADD、塊位址BADD和行位址CADD選擇的記憶塊MB的行線YL執行修復操作。如本文中所使用的，關於過程或操作的詞語“同時的”和“同時地”意味著過程或操作發生在重疊的時間間隔上。例如，如果第一過程或操作在第一時間間隔內發生並且第二過程或操作在第二時間間隔內同時發生，則第一時間間隔和第二時間間隔至少部分地彼此重疊，從而存在第一過程或操作和第二過程或操作同時發生的時間。

行線選擇電路103可以當接收到第一測試模式信號TM1時，將由第一測試行位址TCAD1選擇的、連接至包括在第一記憶塊陣列121中的記憶塊MB的行線YL的一個的記憶單元的數據，經由第一局部線LIO1輸出作為第一記憶塊數據，從而執行預測試以檢查需要修復的故障單元。此外，行線選擇電路103可以當接收到第一測試模式信號TM1時，將由第二測試行位址TCAD2選擇的、與包括在第二記憶塊陣列123中的記憶塊MB的行線YL的另一個連接的記憶單元的數據，經由第二局部線LIO2輸出作為第二記憶塊數據MBD2。在預測試中，可以將第一測試行位址TCAD1和第二測試行位址TCAD2設置為具有不同的邏輯位元集合，以選擇一起修復的行線YL。

行線選擇電路103可以當接收到第二測試模式信號TM2時，將由第一測試行位址TCAD1選擇的、與包括在第一記憶塊陣列121中的記憶塊MB的行線YL的一個連接的記憶單元的數據，經由第一局部線LIO1輸出作為第一記憶塊數據MBD1，從而執行後測試以檢查修復操作是否已正確執行。此外，行線選擇電路103可以當接收到第二測試模式信號TM2時，將由第二測試行位址TCAD2選擇的、與包括在第二記憶塊陣列123中的記憶塊MB的行線YL的一個連接的記憶單元的數據，經由第二局部線LIO2輸出作為第二記憶塊數據MBD2。在後測試中，可以將第一測試行位址TCAD1和第二測試行位址TCAD2設置為具有相同的邏輯位元集合，以選擇相同的行線YL。當接收到第二測試模式信號TM2並且利用冗餘行線RYL之一來替代由第一測試行位址TCAD1選擇的、包括在第一記憶塊陣列121中的記憶塊MB的行線YL的一個時，行線選擇電路103可以將與冗餘行線RYL之一連接的冗餘記憶單元的數據，經由冗餘局部線RLIO輸出作為冗餘記憶塊數據RMBD。另一方面，當接收到第二測試模式信號TM2並且利用另一冗餘行線RYL來替代由第二測試行位址TCAD2選擇的、包括在第二記憶塊陣列123中的記憶塊MB的行線YL的一個時，行線選擇電路103可以經由冗餘局部線RLIO輸出與另一冗餘行線RYL連接的冗餘記憶單元的數據作為冗餘記憶塊數據RMBD。

熔絲鎖存電路105可以儲存冗餘熔絲數據RFD，用於控制對基於塊陣列位址BRADD、塊位址BADD和行位址CADD選擇的多個記憶塊MB中的每一個的行線YL的修復操作一起執行。熔絲鎖存電路105可以儲存用於控制修復操作的正常熔絲數據NFD，其中利用行線YL的另一個來替代包括在基於塊陣列位址BRADD、塊位址BADD和行位址CADD選擇的記憶塊MB的一個中的行線YL的一個。熔絲鎖存電路105可以將儲存在其中的冗餘熔絲數據RFD和正常熔絲數據NFD應用到行線選擇電路103。

測試行位址生成器13可以從位址解碼器10接收行位址CADD，並且可以接收第一測試模式信號TM1和第二測試模式信號TM2。測試行位址生成器13可以基於第一測試模式信號TM1和第二測試模式信號TM2，從行位址CADD生成第一測試行位址TCAD1和第二測試行位址TCAD2。當接收到第一測試模式信號TM1以執行預測試時，測試行位址生成器13可以緩衝行位址CADD以生成第一測試行位址TCAD1，並且可以透過緩衝行位址CADD (其中透過反相緩衝包括在行位址CADD的位元中的至少一位元)來生成第二測試行位址TCAD2。預測試中生成的由第一測試行位址TCAD1選擇的行線YL的一個和由第二測試行位址TCAD2選擇的行線YL中的另一個可以被設置為在預測試後一起修復。當接收到第二測試模式信號TM2以執行後測試時，測試行位址生成器13可以緩衝行位址CADD以生成第一測試行位址TCAD1和第二測試行位址TCAD2。

移位控制電路15可以從熔絲鎖存電路105接收冗餘熔絲數據RFD。移位控制電路15可以基於冗餘熔絲數據RFD生成第一移位信號SFT1和第二移位信號SFT2。當不執行修復操作時，移位控制電路15可以基於冗餘熔絲數據RFD生成二者均被停用(deactivated)的第一移位信號SFT1和第二移位信號SFT2。當包括在第一記憶塊陣列121中的一個記憶塊MB包括故障單元並且該故障單元被修復時，移位控制電路15可以基於冗餘熔絲數據RFD生成啟動(activated)的第一移位信號SFT1和停用的第二移位信號SFT2。當包括在第二記憶塊陣列123中的一個記憶塊MB包括故障單元並且該故障單元被修復時，移位控制電路15可以基於冗餘熔絲數據RFD生成停用的第一移位信號SFT1和啟動的第二移位信號SFT2。

輸入/輸出控制電路17可以從核心電路11接收第一記憶塊數據MBD1、第二記憶塊數據MBD2和冗餘記憶塊數據RMBD。輸入/輸出控制電路17可以從移位控制電路15接收第一移位信號SFT1和第二移位信號SFT2。當接收到停用的第一移位信號SFT1時，輸入/輸出控制電路17可以從經由第一局部線LIO1接收到的第一記憶塊數據MBD1中驅動第一驅動數據DRD1，並經由第一全域線GIL1輸出第一驅動數據DRD1。當接收到停用的第二移位信號SFT2時，輸入/輸出控制電路17可以從經由第二局部線LIO2接收到的第二記憶塊數據MBD2中驅動第二驅動數據DRD2，並經由第二全域線GIL2輸出第二驅動數據DRD2。當包括在第一記憶塊陣列121中的記憶塊MB包括故障單元並且接收到啟動的第一移位信號SFT1時，輸入/輸出控制電路17可以順序地移位經由第一局部線LIO1接收到的第一記憶塊數據MBD1的一部分和經由冗餘局部線RLIO接收到的冗餘記憶塊數據RMBD，從移位的冗餘記憶塊數據RMBD和第一記憶塊數據MBD1的一部分中驅動第一驅動數據DRD1，並經由第一全域線GIO1輸出第一驅動數據DRD1。當包括在第二記憶塊陣列123中的記憶塊MB包括故障單元並且接收到啟動的第二移位信號SFT2時，輸入/輸出控制電路17可以順序地移動經由冗餘局部線RLIO接收到的冗餘記憶塊數據RMBD和經由第二局部線LIO2接收到的第二記憶塊數據MBD2的一部分，從移位的冗餘記憶塊數據RMBD和第二記憶塊數據MBD2的一部分中驅動第二驅動數據DRD2，並經由第二全域線GIO2輸出第二驅動數據DRD2。

參考數據暫存器18可以基於第一測試模式信號TM1和第二測試模式信號TM2來儲存第一參考數據REFD1和第二參考數據REFD2，並將儲存的第一參考數據REFD1和第二參考數據REFD2應用到測試數據生成器19。當接收到針對預測試啟動的第一測試模式信號TM1時，參考數據暫存器18可以儲存第一參考數據REFD1，其被設置為具有與當第一記憶塊陣列121中不包括故障單元時生成的第一驅動數據DRD1相同的邏輯位元集合，並且將儲存的第一參考數據REFD1應用到測試數據生成器19。此外，當接收到針對預測試啟動的第一測試模式信號TM1時，參考數據暫存器18可以儲存第二參考數據REFD2，其被設置為具有與當第二記憶塊陣列123中不包括故障單元時生成的第二驅動數據DRD2相同的邏輯位元集合，並且將儲存的第二參考數據REFD2應用到測試數據生成器19。另一方面，當接收到用於後測試的啟動的第二測試模式信號TM2時，參考數據暫存器18可以儲存第一參考數據REFD1，其被設置為具有與當第一記憶塊陣列121中不包括故障單元時或者當包括在第一記憶塊陣列121中的故障單元被修復時生成的第一驅動數據DRD1相同的邏輯位元集合，並且將儲存的第一參考數據REFD1應用到測試數據生成器19。此外，當接收到用於後測試的啟動的第二測試模式信號TM2時，參考數據暫存器18可以儲存第二參考數據REFD2，其被設置為具有與當第二記憶塊陣列123中不包括故障單元時或者當包括在第二記憶塊陣列123中的故障單元被修復時生成的第二驅動數據DRD2相同的邏輯位元集合，並且將儲存的第二參考數據REFD2應用到測試數據生成器19。第一參考數據REFD1和第二參考數據REFD2可以透過模式暫存器組儲存在參考數據暫存器18中。具有不同邏輯位元集合的第一參考數據REFD1和第二參考數據REFD2可以在執行預測試或後測試之前儲存在參考數據暫存器18中。

測試數據生成器19可以從輸入/輸出控制電路17接收第一驅動數據DRD1和第二驅動數據DRD2。測試數據生成器19可以從參考數據暫存器18接收第一參考數據REFD1和第二參考數據REFD2。測試數據生成器19可以從第一驅動數據DRD1、第二驅動數據DRD2、第一參考數據REFD1和第二參考數據REFD2生成測試數據TDQ。當執行預測試或後測試時，測試數據生成器19可以將第一驅動數據DRD1與第一參考數據REFD1進行比較，將第二驅動數據DRD2與第二參考數據REFD2進行比較，並且將比較結果進行壓縮，以生成測試數據TDQ。測試數據TDQ可以被設置為具有根據包括故障單元的記憶塊MB的資訊設置的邏輯位元集合。因為測試數據TDQ是透過將第一驅動數據DRD1與第一參考數據REFD1之間的比較結果和第二驅動數據DRD2與第二參考數據REFD2之間的比較結果進行壓縮來生成的，所以可以減少執行預測試和後測試所需的測試時間。測試數據TDQ可以應用於半導體裝置1的外部設備。

圖2是圖示包括在圖1所示的半導體裝置1中的記憶體組101和行線選擇電路103的配置的方塊圖。

如圖2所示，記憶體組101可以包括：第一記憶塊陣列121、第二記憶塊陣列123和冗餘記憶塊125。可以基於塊陣列位址BRADD來選擇第一記憶塊陣列121和第二記憶塊陣列123中的一個。作為一個示例，當塊陣列位址BRADD被設置為邏輯“低”位準的邏輯位時，可以選擇第一記憶塊陣列121，並且當塊陣列位址BRADD被選擇為邏輯“高”位準的邏輯位時，可以選擇第二記憶塊陣列123。第一記憶塊陣列121和第二記憶塊陣列123中的每一個均可以包括多個記憶塊MB。可以基於塊位址BADD來選擇包括在第一記憶塊陣列121和第二記憶塊陣列123的記憶塊MB中的一個。作為一個示例，當塊位址BADD被設置為第K邏輯位元集合時，可以選擇包括在第一記憶塊陣列121和第二記憶塊陣列123的每一個中的第K記憶塊MB。可以基於行位址CADD來選擇每個記憶塊MB的行線YL的一個。當行位址CADD被設置為第L邏輯位元集合時，可以選擇記憶塊MB的第L行線YL。這裡，“K”和“L”中的每一個都可以被設置為自然數。每個記憶塊MB可以包括連接至每個行線YL的多個記憶單元。當基於塊陣列位址BRADD、塊位址BADD和行位址CADD來選擇行線YL的一個時，可以存取連接至行線YL的至少一個記憶單元。冗餘記憶塊125可以包括多個冗餘行線RYL。冗餘記憶塊125可以包括分別連接至多個冗餘行線RYL的多個冗餘單元(未示出)。包括在冗餘記憶塊125的冗餘單元中的至少一個可以連接至當基於冗餘熔絲數據RFD執行修復操作時選擇的冗餘行線RYL的一個並從其中存取。為了存取包括在記憶塊MB中的記憶單元或者存取包括在冗餘記憶塊125中的冗餘單元，應當在選擇行線YL的一個之前，基於列位址(未示出)來選擇列線的一個(例如，字元線)，但是為了方便描述將略去對選擇列線的操作的詳細描述。在下文中，假設並解釋當選擇行線YL的一個並且存取記憶單元時列線選擇操作先行。

如圖2所示，行線選擇電路103可以接收塊陣列位址BRADD、塊位址BADD、行位址CADD、冗餘熔絲數據RFD和正常熔絲數據NFD。行線選擇電路103可以包括多個行解碼器CDEC。多個行解碼器CDEC中的每一個可以對應於包括在第一記憶塊陣列121和第二記憶塊陣列123中的記憶塊MB和冗餘記憶塊125中的每一個。當基於冗餘熔絲數據RFD執行修復操作時，多個行解碼器CDEC可以對塊陣列位址BRADD、塊位址BADD和行位址CADD進行解碼，以利用冗餘記憶塊125的冗餘行線RYL中的至少一個來替代選擇的記憶塊MB的行線YL中的至少一個。當基於正常熔絲數據NFD執行修復操作時，多個行解碼器CDEC可以對塊陣列位址BRADD、塊位址BADD和行位址CADD進行解碼，以利用冗餘記憶塊125的另一個冗餘行線RYL來替代選擇的記憶塊MB的行線YL中的至少一個。

圖3是圖示根據圖2所示的記憶塊MB的示例的配置的方塊圖，並且圖4是圖示根據圖2所示的冗餘記憶塊125的示例的配置的方塊圖。

如圖3和圖4所示，包括在第一記憶塊陣列121和第二記憶塊陣列123中的每個記憶塊MB可以包括第一行線集合(1st YL SET)YL＜1:32＞和第二行線集合(2nd YL SET)YL＜33:64＞，並且冗餘記憶塊125可以包括第一冗餘行線集合(1st RYL SET)RYL＜1:32＞和第二冗餘行線集合(2nd RYL SET)RYL＜33:64＞。第一行線集合YL＜1:32＞可以包括第一行線YL＜1＞至第三十二行線YL＜32＞，並且第二行線集合YL＜33:64＞可以包括第三十三行線YL＜33＞到第六十四行線YL＜64＞。第一冗餘行線集合RYL＜1:32＞可以包括第一冗餘行線RYL＜1＞至第三十二冗餘行線RYL＜32＞，並且第二冗餘行線集合RYL＜33:64＞可以包括第三十三冗餘行線RYL＜33＞至第六十四冗餘行線RYL＜64＞。

圖5是圖示根據包括在圖1所示的半導體裝置中的熔絲鎖存電路105的示例的熔絲鎖存電路105A的配置的方塊圖。如圖5所示，熔絲鎖存電路105A可以包括冗餘熔絲鎖存電路131和正常熔絲鎖存電路133。在下文中，假設並解釋圖2所示的第一記憶塊陣列121和第二記憶塊陣列123中的每一個包括16個記憶塊MB，每個記憶塊MB包括第一行線集合YL＜1:32＞和第二行線集合YL＜33:64＞，如圖3和圖4所示，並且冗餘記憶塊125包括第一冗餘行線集合RYL＜1:32＞和第二冗餘行線集合RYL＜33:64＞。

冗餘熔絲鎖存電路131可以包括多個冗餘熔絲鎖存器131_1~131_32以輸出冗餘熔絲數據RFD。如本文所使用的，波浪號“~”表示組件範圍。例如，“131_1~131_32”表示圖5所示的冗餘熔絲鎖存器131_1、131_2、……和131_32。冗餘熔絲鎖存器131_1~131_32中的每個可以對應於包括在第一記憶塊陣列121中的每個記憶塊MB的行線YL和包括在第二記憶塊陣列123中的每個記憶塊MB的行線YL。包括在冗餘熔絲鎖存電路131中的冗餘熔絲鎖存器131_1~131_32的每個可以儲存關於行線YL的資訊和其中出現故障的記憶塊MB的資訊以用於修復操作，並且輸出儲存的資訊作為冗餘熔絲數據RFD。例如，當包括在第一記憶塊陣列121的第一記憶塊MB的第一行線YL＜1＞中出現故障時，第一冗餘熔絲鎖存器131_1可以儲存關於包括在第一記憶塊陣列121中的第一記憶塊MB和第一行線YL＜1＞的資訊。作為另一示例，當包括在第二記憶塊陣列123的第二記憶塊MB的第三行線YL＜3＞中出現故障時，第三冗餘熔絲鎖存器131_3可以儲存關於包括在第二記憶塊陣列123中的第二記憶塊MB和第三行線YL＜3＞的資訊。冗餘熔絲鎖存器131_1至131_32中的每一個可以包括多個冗餘熔絲(未示出)，並且可以根據多個冗餘熔絲是否切斷來設置從冗餘熔絲鎖存電路131輸出的冗餘熔絲數據RFD的邏輯位元集合。根據冗餘熔絲數據RFD的邏輯位元集合，可以提取關於故障記憶塊MB和行線YL的資訊用於修復操作。

如圖5和圖6所示，包括在熔絲鎖存電路105中的第一冗餘熔絲鎖存器131_1可以對應於包括在第一記憶塊陣列121中的每個記憶塊MB的第一行線YL＜1＞和包括在第二記憶塊陣列123中的每個記憶塊MB的第三十三行線YL＜33＞。包括在熔絲鎖存電路105中的第二冗餘熔絲鎖存器131_2可以對應於包括在第一記憶塊陣列121中的每個記憶塊MB的第二行線YL＜2＞和包括在第二記憶塊陣列123中的每個記憶塊MB的第三十四行線YL＜34＞。包括在熔絲鎖存電路105中的第三十二冗餘熔絲鎖存器131_32可以對應於包括在第一記憶塊陣列121中的每個記憶塊MB的第三十二行線YL＜32＞和包括在第二記憶塊陣列123中的每個記憶塊MB的第六十四行線YL＜64＞。因為包括在冗餘熔絲鎖存電路131中的冗餘熔絲鎖存器131_1至131_32中的每一個對應於所述多個行線，所以可以減少修復操作所需的冗餘熔絲鎖存器131_1至131_32的數量，從而可以減少冗餘熔絲鎖存電路131的佈局面積。

將描述基於從圖5所示的冗餘熔絲鎖存電路131輸出的冗餘熔絲數據RFD執行的修復操作作為一個示例。例如，當包括在第一記憶塊陣列121的記憶塊MB的第一行線集合YL＜1:32＞的一個行線中出現故障時，基於冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第一冗餘行線集合RYL＜1:32＞的一個行線來替代包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合YL＜1:32＞的一個行線；利用冗餘記憶塊125的第二冗餘行線集合RYL＜33:64＞的一個行線來替代包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合YL＜33:64＞的一個行線。作為另一個示例，當包括在第一記憶塊陣列121的記憶塊MB的第二行線集合YL＜33:64＞的一個行線中出現故障時，基於冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第一冗餘行線集合RYL＜1:32＞的一個行線來替代包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合YL＜33:64＞的一個行線；利用冗餘記憶塊125的第二冗餘行線集合RYL＜33:64＞的一個行線來替代包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合YL＜1:32＞的一個行線。作為另一個示例，當包括在第二記憶塊陣列123的記憶塊MB的第一行線集合YL＜1:32＞的一個行線中出現故障時，基於冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第二冗餘行線集合RYL＜33:64＞的一個行線來替代包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合YL＜1:32＞的一個行線；利用冗餘記憶塊125的第一冗餘行線集合RYL＜1:32＞的一個行線來替代包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合YL＜33:64＞的一個行線。作為另一個示例，當包括在第二記憶塊陣列123的記憶塊MB的第二行線集合YL＜33:64＞的一個行線中出現故障時，基於冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第二行線集合RYL＜33:64＞的一個行線來替代包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合YL＜33:64＞的一個行線；利用冗餘記憶塊125的第一行線集合RYL＜1:32＞的一個行線來替代包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合YL＜1:32＞的一個行線。在下文中，將參照圖6至圖11來描述基於冗餘熔絲數據RFD執行的修復操作。

如圖6和圖7所示，基於從第一冗餘熔絲鎖存器131_1輸出的冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第一冗餘行線RYL＜1＞來替代包括在出現故障的第一記憶塊陣列中的記憶塊(MB IN 121)的第一行線YL＜1＞；利用冗餘記憶塊125的第三十三冗餘行線RYL＜33＞來替代包括在第二記憶塊陣列中的記憶塊(MB IN 123)的第三十三行線YL＜33＞。此外，基於從第二冗餘熔絲鎖存器131_2輸出的冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第二冗餘行線RYL＜2＞來替代包括在出現故障的第一記憶塊陣列中的記憶塊(MB IN 121)的第二行線YL＜2＞；利用冗餘記憶塊125的第三十四冗餘行線RYL＜34＞來替代包括在第二記憶塊陣列中的記憶塊(MB IN 123)的第三十四行線YL＜34＞。

如圖6和圖8所示，基於從三十二冗餘熔絲鎖存器131_32輸出的冗餘熔絲數據RFD一起執行如下修復操作：利用冗餘記憶塊125的第三十二冗餘行線RYL＜32＞來替代包括在出現故障的第一記憶塊陣列中的記憶塊(MB IN 121)的第三十二行線YL＜32＞；利用冗餘記憶塊125的第六十四冗餘行線RYL＜64＞來替代包括在第二記憶塊陣列中的記憶塊(MB IN 123)的第六十四行線YL＜64＞。

如圖5和圖9所示，包括在熔絲鎖存電路105中的第一冗餘熔絲鎖存器131_1可以對應於包括在第一記憶塊陣列121中的每個記憶塊MB的第三十三行線YL＜33＞和包括在第二記憶塊陣列123中的每個記憶塊MB的第一行線YL＜1＞。包括在熔絲鎖存電路105中的第二冗餘熔絲鎖存器131_2可以對應於包括在第一記憶塊陣列121中的每個記憶塊MB的第三十四行線YL＜34＞和包括在第二記憶塊陣列123中的每個記憶塊MB的第二行線YL＜2＞。包括在熔絲鎖存電路105中的第三十二冗餘熔絲鎖存器131_32可以對應於包括在第一記憶塊陣列121中的每個記憶塊MB的第六十四行線YL＜64＞和包括在第二記憶塊陣列123中的每個記憶塊MB的第三十二行線YL＜32＞。

如圖9和圖10所示，基於從第一冗餘熔絲鎖存器131_1輸出的冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第一冗餘行線RYL＜1＞來替代包括在出現故障的第一記憶塊陣列中的記憶塊(MB IN 121)的第三十三行線YL＜33＞；利用冗餘記憶塊125的第三十三冗餘行線RYL＜33＞來替代包括在第二記憶塊陣列中的記憶塊(MB IN 123)的第一行線YL＜1＞。此外，基於從第二冗餘熔絲鎖存器131_2輸出的冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第二冗餘行線RYL＜2＞來替代包括在出現故障的第一記憶塊陣列中的記憶塊(MB IN 121)的第三十四行線YL＜34＞；利用冗餘記憶塊125的第三十四冗餘行線RYL＜34＞來替代包括在第二記憶塊陣列中的記憶塊(MB IN 123)的第二行線YL＜2＞。

如圖9和圖11所示，基於從三十二冗餘熔絲鎖存器131_32輸出的冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第三十二冗餘行線RYL＜32＞來替代包括在出現故障的第一記憶塊陣列中的記憶塊(MB IN 121)的第六十四行線YL＜64＞；利用冗餘記憶塊125的第六十四冗餘行線RYL＜64＞來替代包括在第二記憶塊陣列中的記憶塊(MB IN 123)的第三十二行線YL＜32＞。

如圖5所示，正常熔絲鎖存電路133可以包括多個正常熔絲鎖存器133_1~133_32，以輸出正常熔絲數據NFD。包括在正常熔絲鎖存電路133的正常熔絲鎖存器133_1~133_32中的每一個可以對應於包括在第一記憶塊陣列121和第二記憶塊陣列123中的每一個記憶塊MB。例如，當第一記憶塊陣列121和第二記憶塊陣列123中的每一個均包括十六個記憶塊MB時，正常熔絲鎖存電路133可以包括三十二個正常熔絲鎖存器。這裡，第一記憶塊陣列121的第一記憶塊MB至第十六記憶塊MB可以分別對應於第一正常熔絲鎖存器至第十六正常熔絲鎖存器133_1~133_16，並且第二記憶塊陣列123的第一記憶塊MB至第十六記憶塊MB可以分別對應於第十七正常熔絲鎖存器至第三十二正常熔絲鎖存器133_17~133_32。用於將另一行線YL來替代與正常熔絲鎖存器133_1~133_32相對應的記憶塊MB中出現故障的行線YL的一個的資訊可以儲存起來，並且儲存的資訊可以輸出作為正常熔絲數據NFD。

如圖12所示，當包括在第一記憶塊陣列121和第二記憶塊陣列123中的每一個記憶塊MB包括第一行線集合(1st YL SET)YL＜1:32＞和第二行線集合(2nd YL SET)YL＜33:64＞時，第一行線集合(1st YL SET)YL＜1:32＞劃分為第一子行線集合(1st SUB YL SET)YL＜1:16＞和第二子行線集合(2nd SUB YL SET)YL＜17:32＞，並且第二行線集合(2nd YL SET)YL＜33:64＞劃分為第三子行線集合(3rd SUB YL SET)YL＜33:48＞和第四子行線集合(4th SUB YL SET)YL＜49:64＞，將基於從冗餘熔絲鎖存電路131輸出的正常熔絲數據NFD執行的修復操作作為示例進行描述。例如，當在記憶塊MB的第一子行線集合YL＜1:16＞的一個行線中出現故障時，可以基於正常熔絲數據NFD執行利用第二子行線集合YL＜17:32＞的一個行線來替代第一子行線集合YL＜1:16＞的一個行線的修復操作。作為另一示例，當在記憶塊MB的第二子行線集合YL＜17:32＞的一個行線中出現故障時，可以基於正常熔絲數據NFD執行利用第一子行線集合YL＜1:16＞的一個行線來替代第二子行線集合YL＜17:32＞的一個行線的修復操作。作為另一示例，當在記憶塊MB的第三子行線集合YL＜33:48＞的一個行線中出現故障時，可以基於正常熔絲數據NFD執行利用第四子行線集合YL＜49:64＞的一個行線來替代第三子行線集合YL＜33:48＞的一個行線的修復操作。作為另一示例，當在記憶塊MB的第四子行線集合YL＜49:64＞的一個行線中出現故障時，可以基於正常熔絲數據NFD執行利用第三子行線集合YL＜33:48＞的一個行線來替代第四子行線集合YL＜49:64＞的一個行線的修復操作。在下文中，將參照圖13和圖14來描述基於正常熔絲數據NFD執行的修復操作。

如圖13所示，當在記憶塊MB的第一行線YL＜1＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第十七行線YL＜17＞來替代記憶塊MB的第一行線YL＜1＞的修復操作。當在記憶塊MB的第二行線YL＜2＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第十八行線YL＜18＞來替代記憶塊MB的第二行線YL＜2＞的修復操作。當在記憶塊MB的第十六行線YL＜16＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第三十二行線YL＜32＞來替代記憶塊MB的第十六行線YL＜16＞的修復操作。當在記憶塊MB的第十七行線YL＜17＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第一行線YL＜1＞來替代記憶塊MB的第十七行線YL＜17＞的修復操作。當在記憶塊MB的第三十二行線YL＜32＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第十六行線YL＜16＞來替代記憶塊MB的第三十二行線YL＜32＞的修復操作。

如圖14所示，當在記憶塊MB的第三十三行線YL＜33＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第四十九行線YL＜49＞來替代記憶塊MB的第三十三行線YL＜33＞的修復操作。當在記憶塊MB的第三十四行線YL＜34＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第五十行線YL＜50＞來替代記憶塊MB的第三十四行線YL＜34＞的修復操作。當在記憶塊MB的第四十八行線YL＜48＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第六十四行線YL＜64＞來替代記憶塊MB的第四十八行線YL＜48＞的修復操作。當在記憶塊MB的第四十九行線YL＜49＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第三十三行線YL＜33＞來替代記憶塊MB的第四十九行線YL＜49＞的修復操作。當在記憶塊MB的第六十四行線YL＜64＞中出現故障時，可以基於與記憶塊MB相對應的正常熔絲數據NFD執行利用記憶塊MB的第四十八行線YL＜48＞來替代記憶塊MB的第六十四行線YL＜64＞的修復操作。

圖15是圖示基於冗餘熔絲數據RFD和正常熔絲數據NFD執行的修復操作的圖。如圖15所示，當在包括在第一記憶塊陣列的第一記憶塊(1st MB IN 121)的第一行線YL＜1＞中出現故障時，可以基於冗餘熔絲數據RFD一起執行如下的修復操作：利用冗餘記憶塊125的第一冗餘行線RYL＜1＞來替代第一行線YL＜1＞；利用冗餘記憶塊125的第三十三冗餘行線RYL＜33＞來替代包括在第二記憶塊陣列中的第一記憶塊(1st MB IN 123)的第三十三行線YL＜33＞。此外，當在包括第一記憶塊陣列的第二記憶塊(2nd MB IN 121)的第一行線YL＜1＞中出現故障時，可以基於正常熔絲數據NFD執行利用第十七行線＜YL＜17＞來替代第一行線YL＜1＞的修復操作。

圖16是圖示根據包括在圖1所示的半導體裝置1中的測試行位址生成器13的示例的測試行位址生成器13A的配置的方塊圖。如圖16所示，測試行位址生成器13A可以生成第一測試行位址TCAD1＜6:1＞和第二測試行位址TCAD2＜6:1＞，用於從行位址CADD＜6:1＞執行預測試或後測試。測試行位址生成器13A可以包括反相器141_1~141_7。反相器141_1和141_2可以緩衝行位址的第一位元至第五位元CADD＜5:1＞，以生成第一測試行位址的第一位元至第五位元TCAD1＜5:1＞和第二測試行位址的第一位元至第五位元TCAD2＜5:1＞。反相器141_3和141_4可以緩衝行位址的第六位元CADD＜6＞，以生成第一測試行位址的第六位元TCAD1＜6＞。反相器141_5可以反相緩衝第一測試模式信號TM1，以生成第一測試模式信號TM1的反相緩衝信號。當接收到邏輯“高”位準的第一測試模式信號TM1時，反相器141_6可以反相緩衝行位址的第六位元CADD＜6＞以生成第二行位址的第六位元TCAD2＜6＞，從而執行預測試。反相器141_7可以反相緩衝第二測試模式信號TM2，以生成第二測試模式信號TM2的反相緩衝信號。當接收到邏輯“高”位準的第二測試模式信號TM2時，反相器141_8和141_9可以緩衝行位址的第六位元CADD＜6＞以生成第二行位址的第六位元TCAD2＜6＞，從而執行後測試。在預測試中，測試行位址生成器13A可以生成第一測試行位址TCAD1＜6:1＞，用於選擇包括在第一記憶塊陣列121中的每個記憶塊MB的行線YL的一個，並且可以生成第二測試行位址TCAD2＜6:1＞，用於選擇包括在第二記憶塊陣列123中的每個記憶塊MB的行線YL中的另一個。作為一個示例，在預測試中，測試行位址生成器13A可以生成第一測試行位址TCAD1＜6:1＞，用於選擇包括在第一記憶塊陣列121中的每個記憶塊MB的第一行線YL＜1＞，並且可以生成第二測試行位址TCAD2＜6:1＞，用於選擇包括在第二記憶塊陣列123中的每個記憶塊MB的第三十三行線YL＜33＞。由於測試行位址生成器13A生成第一測試行位址TCAD1＜6:1＞和第二測試行位址TCAD2＜6:1＞，使得選擇在預測試中一起執行修復操作的行線，所以能夠透過預測試來檢查有缺陷的且需要修復的行線。在後測試中，測試行位址生成器13A可以生成第一測試行位址TCAD1＜6:1＞，用於選擇包括在第一記憶塊陣列121中的每個記憶塊MB的行線YL的一個，並且可以生成第二測試行位址TCAD2＜6:1＞，用於選擇包括在第二記憶塊陣列123中的每個記憶塊MB的行線YL中的同一個行線。作為一個示例，在後測試中，測試行位址生成器13A可以生成第一測試行位址TCAD1＜6:1＞，用於選擇包括在第一記憶塊陣列121中的每個記憶塊MB的第一行線YL＜1＞，並且可以生成第二測試行位址TCAD2＜6:1＞，用於選擇包括在第二記憶塊陣列123中的每個記憶塊MB的第三十三行線YL＜33＞。由於測試行位址生成器13A生成第一測試行位址TCAD1＜6:1＞和第二測試行位址TCAD2＜6:1＞，使得在後測試中選擇未一起修復的行線，所以能夠防止或減輕同時選擇多個一起修復的冗餘行線RYL，並透過後測試來檢查修復操作是否正確執行。

圖17和圖18是用於說明預測試操作的圖。

如圖17所示，記憶體組101可以包括：第一記憶塊陣列121、第二記憶塊陣列123和冗餘記憶塊125。第一記憶塊陣列121和第二記憶塊陣列123中的每一個可以包括多個記憶塊MB。

如圖17所示，行線選擇電路103A可以接收第一測試模式信號TM1、第一測試行位址TCAD1和第二測試行位址TCAD2。行線選擇電路103A可以包括多個行解碼器CDEC。當執行預測試並接收到第一測試模式信號TM1時，基於從行位址CADD生成的第一測試行位址TCAD1和第二測試行位址TCAD2，行線選擇電路103A可以選擇包括在第一記憶塊陣列121中的每個記憶塊MB的行線YL的一個，並且可以選擇包括在第二記憶塊陣列123中的每個記憶塊MB的行線YL的另一個。

如圖18所示，當在預測試中輸入用於選擇第一行線YL＜1＞的行位址CADD時，透過從行位址CADD生成的第一測試行位址TCAD1，可以從包括在第一記憶塊陣列121中的記憶塊MB的第一行線YL＜1＞輸出第一記憶塊數據MBD1。另外，當輸入用於選擇第一行線YL＜1＞的行位址CADD時，透過從行位址CADD生成的第二測試行位址TCAD2，可以從包括在第二記憶塊陣列123中的記憶塊MB的第三十三行線YL＜33＞輸出第二記憶塊數據MBD2。此後，順序地輸入用於選擇第二行線YL＜2＞的行位址CADD至用於選擇第六十四行線YL＜64＞的行位址CADD，並且基於根據每個行位址CADD生成的第一測試行位址TCAD1和第二測試行位址TCAD2，可以順序地生成和輸出第一記憶塊數據MBD1和第二測試行位址TCAD2。

圖19和20是圖示後測試操作的圖。

如圖19所示，記憶體組101可以包括第一記憶塊陣列121、第二記憶塊陣列123和冗餘記憶塊125。第一記憶塊陣列121和第二記憶塊陣列123中的每一個均可以包括多個記憶塊MB。

如圖19所示，行線選擇電路103B可以接收第二測試模式信號TM2、第一測試行位址TCAD1、第二測試行位址TCAD2、冗餘熔絲數據RFD和正常熔絲數據NFD。行線選擇電路103B可以包括多個行解碼器CDEC。當執行後測試並且接收到第二測試模式信號TM2時，基於從行位址CADD生成的第一測試行位址TCAD1和第二測試行位址TCAD2，行線選擇電路103B可以選擇包括在第一記憶塊陣列121中的每個記憶塊MB的行線YL的一個並且可以選擇包括在第二記憶塊陣列123中的每個記憶塊MB的行線YL的同一個。行線選擇電路103B可以基於冗餘熔絲數據RFD，透過利用冗餘記憶塊RED MB的冗餘行線RYL的一個來替代行線，選擇包括在有缺陷的第一記憶塊陣列121中的每個記憶塊MB的行線YL的一個。行線選擇電路103B可以基於冗餘熔絲數據RFD，透過利用冗餘記憶塊RED MB的冗餘行線RYL的一個來替代行線，選擇包括在有缺陷的第二記憶塊陣列123中的每個記憶塊MB的行線YL的一個。行線選擇電路103B可以基於正常熔絲數據NFD，透過利用記憶塊MB的行線YL中的另一個行線替代行線，選擇包括在有缺陷的第一記憶塊陣列121中的每個記憶塊MB的行線YL中的一個。行線選擇電路103B可以基於正常的熔絲數據NFD，透過利用記憶塊MB的行線YL中的另一個替代行線，選擇包括在有缺陷的第二記憶塊陣列123中的記憶塊MB的行線YL的一個。

如圖20所示，在後測試中，當輸入用於選擇第一行線YL＜1＞的行位址CADD時，可以透過從行位址CADD生成的第一測試行位址TCAD1，從包括在第一記憶塊陣列121中的記憶塊MB的第一行線YL＜1＞輸出第一記憶塊數據MBD1。同時，包括在第一記憶塊陣列121中的記憶塊MB的第一行線YL＜1＞中的一個中出現故障並且利用冗餘記憶塊125的冗餘行線RYL中的一個來替代故障行線，冗餘記憶塊數據RMBD可以從冗餘記憶塊125輸出。另外，當輸入用於選擇第一行線YL＜1＞的行位址CADD時，透過從行位址CADD生成的第二測試行位址TCAD2，可以從包括在第二記憶塊陣列123中的記憶塊MB的第一行線YL＜1＞輸出第二記憶塊數據MBD2。此外，包括在第二記憶塊陣列123中的記憶塊MB的第一行線YL＜1＞的一個中出現故障並且利用冗餘記憶塊125的冗餘行線RYL的一個替代該故障行線，可以從冗餘記憶塊125輸出冗餘記憶塊數據RMBD。此後，順序地輸入用於選擇第二行線YL＜2＞的行位址CADD至用於選擇第六十四行線YL＜64＞的行位址CADD，並且基於根據每個行位址CADD生成的第一測試行位址TCAD1和第二測試行位址TCAD2，可以順序地生成並輸出第一記憶塊數據MBD1、第二記憶塊數據MBD2和冗餘記憶塊數據RMBD。

圖21是圖示根據圖1所示的移位控制電路15的示例的移位控制電路15A的配置的方塊圖。如圖21所示，移位控制電路15A可以包括熔絲數據解碼器151和移位信號生成器153。

熔絲數據解碼器151可以基於冗餘熔絲數據RFD生成熔絲標誌FFLAG、熔絲行數據FCAD和熔絲鎖存信號FLAT。熔絲標誌FFLAG可以根據是否出現故障而被啟動。例如，當包括在第一記憶塊陣列121中的記憶塊MB或包括在第二記憶塊陣列123中的記憶塊MB的至少一個中出現故障時，熔絲標誌FFLAG可以被啟動為邏輯“高”位準。熔絲行數據FCAD可以包括關於其中出現故障的記憶塊MB的行線集合的資訊。例如，當記憶塊MB的第一行線集合(1st YL SET)中出現故障時，熔絲行數據FCAD可以被設置為邏輯“低”位準，並且當記憶塊MB的第二行線集合(2nd YL SET)中出現故障時，熔絲行數據FCAD可以被設置為邏輯“高”位準。熔絲鎖存信號FLAT可以包括關於一起修復的記憶塊MB的資訊。作為一個示例，當包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合(1st YL SET)和包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合(2nd YL SET)一起修復時，熔絲鎖存信號FLAT可以被設置為邏輯“低”位準，並且當包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合(2nd YL SET)和包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合(1st YL SET)一起修復時，熔絲鎖存信號FLAT可以被設置為邏輯“高”位準。

移位信號生成器153可以基於熔絲標誌FFLAG、熔絲行數據FCAD和熔絲鎖存信號FLAT來生成第一移位信號SFT1和第二移位信號SFT2。當包括在第一記憶塊陣列121中的記憶塊MB的故障被修復時，移位信號生成器153可以生成被啟動為邏輯“高”位準的第一移位信號SFT1。例如，當包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合(1st YL SET)中出現故障，並且包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合(1st YL SET)和包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合(2nd YL SET)一起修復時，移位信號生成器153可以接收被啟動為邏輯“高”位準的熔絲標誌FFLAG、邏輯“低”位準的熔絲行數據FCAD、以及邏輯“低”位準的熔絲鎖存信號FLAT，以生成被啟動為邏輯“高”位準的第一移位信號SFT1。作為另一個示例，當包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合(2nd YL SET)中出現故障，並且包括在第一記憶塊中的記憶塊MB的第二行線集合(2nd YL SET)和包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合(1st YL SET)一起修復時，移位信號生成器153可以接收被啟動為邏輯“高”位準的熔絲標誌FFLAG、邏輯“高”位準的熔絲行數據FCAD、以及邏輯“高”位準的熔絲鎖存信號FLAT，以生成被啟動為邏輯“高”位準的第一移位信號SFT1。

當包括在第二記憶塊陣列123中的記憶塊MB的故障被修復時，移位信號生成器153可以生成被啟動為邏輯“高”位準的第二移位信號SFT2。作為一個示例，當包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合(1st YL SET)出現故障，並且包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合(1st YL SET)和包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合(2nd YL SET)一起修復時，移位信號生成器153可以接收被啟動為邏輯“高”位準的熔絲標誌FFLAG、邏輯“低”位準的熔絲行數據FCAD、以及邏輯“高”位準的熔絲鎖存信號FLAT，以生成被啟動為邏輯“高”位準的第二移位信號SFT2。作為另一個示例，當包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合(2nd YL SET)中出現故障，並且包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合(2nd YL SET)和包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合(1st YL SET)一起修復時，移位信號生成器153可以接收被啟動為邏輯“高”位準的熔絲標誌FFLAG、邏輯“高”位準的熔絲行數據FCAD、以及邏輯“低”位準的熔絲鎖存信號FLAT，以生成被啟動為邏輯“高”位準的第二移位信號SFT2。

圖22是圖示根據圖21所示的移位信號生成器153的示例的移位信號生成器153A的配置的電路圖。

如圖22所示，移位信號生成器153A可以包括：反相器154_1~154_5、傳輸閘155_1和155_2、反及閘156_1和156_2、反或閘157_1和157_2、PMOS電晶體158_1和158_2以及NMOS電晶體159_1和159_2。反相器154_1可以反相緩衝熔絲鎖存信號FLAT，以輸出熔絲鎖存信號FLAT的反相緩衝信號。當熔絲鎖存信號FLAT處於邏輯“低”位準時，反相器154_2可以反相緩衝熔絲行數據FCAD，以將熔絲行數據FCAD的反相緩衝信號輸出至節點n154_1。反相器154_3可以反相緩衝熔絲標誌FFLAG，以輸出熔絲標誌FFLAG的反相緩衝信號。當熔絲鎖存信號FLAT處於邏輯“高”位準時，反相器154_4可以反相緩衝熔絲行數據FCAD，以將該熔絲行數據FCAD的反相緩衝信號輸出至節點n154_2。反相器154_5可以反相緩衝熔絲標誌FFLAG，以輸出該熔絲標誌FFLAG的反相緩衝信號。當熔絲鎖存信號FLAT處於邏輯“高”位準時，傳輸閘155_1可以將熔絲行數據FCAD輸出至節點n154_1。當熔絲鎖存信號FLAT處於邏輯“低”位準時，傳輸閘155_2可以將熔絲行數據FCAD輸出至節點n154_2。反及閘156_1可以對節點n154_1的信號和熔絲標誌FFLAG執行邏輯反及操作，以生成第一上拉信號PU1。反及閘156_2可以對節點n154_2的信號和熔絲標誌FFLAG執行邏輯反及操作，以生成第二上拉信號PU2。反或閘157_1可以對節點n154_1的信號和反相器154_3的輸出信號執行邏輯或非操作，以生成第一下拉信號PD1。反或閘157_2可以對節點n154_2的信號和反相器154_5的輸出信號執行邏輯或非操作，以生成第二下拉信號PD2。PMOS電晶體158_1可以接收被啟動為邏輯“高”位準的第一上拉信號PU1，以將第一移位信號SFT1驅動至邏輯“高”位準。PMOS電晶體158_2可以接收被啟動為邏輯“低”位準的第二上拉信號PU2，以將第二移位信號SFT2驅動至邏輯“高”位準。NMOS電晶體159_1可以接收被啟動為邏輯“高”位準的第一下拉信號PD1，以將第一移位信號SFT1驅動至邏輯“低”位準。NMOS電晶體159_2可以接收被啟動為邏輯“高”位準的第二下拉信號PD2，以將第二移位信號SFT2驅動至邏輯“低”位準。

將參照圖22和圖23描述移位信號生成器153A的操作。

當包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合(1st YL SET)中出現故障，並且包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合(1st YL SET)和包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合(2nd YL SET)一起修復時，生成被啟動為邏輯“高”位準的熔絲標誌FFLAG以及二者均被設置為邏輯“低”位準的熔絲鎖存信號FLAT和熔絲行數據FCAD。當熔絲鎖存信號FLAT和熔絲行數據FCAD二者均被設置為邏輯“低”位準時，反相器154_2將節點n154_1設置為邏輯“高”位準，並且傳輸閘155_2將節點n154_2設置為邏輯“低”位準。根據設置為邏輯“高”位準的節點n154_1，反及閘156_1生成被啟動為邏輯“低”位準的第一上拉信號PU1，並且反或閘157_1生成被停用為邏輯“低”位準的第一下拉信號PD1。透過由被啟動為邏輯“低”位準的第一上拉信號PU1而導通的PMOS電晶體158_1來生成被啟動為邏輯“高”位準的第一移位信號SFT1。

當包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合(2nd YL SET)出現故障，並且包括在第二記憶塊陣列123中的記憶塊MB的第二行線集合(2nd YL SET)和包括在第一記憶塊陣列121中的記憶塊MB的第一行線集合(1st YL SET)一起修復時，生成被啟動為邏輯“高”位準的熔絲標誌FFLAG、邏輯“低”位準的熔絲鎖存信號FLAT、以及邏輯“高”位準的熔絲行數據FCAD。當熔絲鎖存信號FLAT被設置為邏輯“低”位準並且熔絲行數據FCAD被設置為邏輯“低”位準時，反相器154_2將節點n154_1設置為邏輯“低”位準，並且傳輸閘155_2將節點n154_2設置為邏輯“高”位準。根據設置為邏輯“高”位準的節點n154_2，反及閘156_2生成被啟動為邏輯“低”位準的第二上拉信號PU2，並且反或閘157_2生成被停用為邏輯“低”位準的第二下拉信號PD2。透過由被啟動為邏輯“低”位準的第二上拉信號PU2而導通的PMOS電晶體158_2來生成被啟動為邏輯“高”位準的第二移位信號SFT2。

當包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合(2nd YL SET)出現故障，並且包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合(2nd YL SET)和包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合(1st YL SET)一起修復時，生成被啟動為邏輯“高”位準的熔絲標誌FFLAG和二者均被設置為邏輯“高”位準的熔絲鎖存信號FLAT和熔絲行數據FCAD。當熔絲鎖存信號FLAT和熔絲行數據FCAD二者均被設置為邏輯“高”位準時，傳輸閘155_1將節點n154_1設置為邏輯“高”位準，並且反相器154_4將節點n154_2設置為邏輯“高”位準。根據設置為邏輯“高”位準的節點n154_1，反及閘156_1生成被啟動為邏輯“低”位準的第一上拉信號PU1，並且反或閘157_1生成停用為邏輯“低”位準的第一下拉信號PD1。透過由被啟動為邏輯“低”位準的第一上拉信號PU1而導通的PMOS電晶體158_1來生成被啟動為邏輯“高”位準的第一移位信號SFT1。

當包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合(1st YL SET)中出現故障，並且包括在第二記憶塊陣列123中的記憶塊MB的第一行線集合(1st YL SET)和包括在第一記憶塊陣列121中的記憶塊MB的第二行線集合(2nd YL SET)一起修復時，生成被啟動為邏輯“高”位準的熔絲標誌FFLAG、邏輯“高”位準的熔絲鎖存信號FLAT、以及邏輯“低”位準的熔絲行數據FCAD。當熔絲鎖存信號FLAT被設置為邏輯“高”位準並且熔絲行數據FCAD被設置為邏輯“低”位準時，傳輸閘155_1將節點n154_1設置為邏輯“低”位準，並且反相器154_4將節點n154_2設置為邏輯“高”位準。根據設置為邏輯“高”位準的節點n154_2，反及閘156_2生成被啟動為邏輯“低”位準的第二上拉信號PU2，並且反或閘157_2生成被停用為邏輯“低”位準的第二下拉信號PD2。透過由被啟動為邏輯“低”位準的第二上拉信號PU2而導通的PMOS電晶體158_2來生成被啟動為邏輯“高”位準的第二移位信號SFT2。

圖24是圖示根據圖1所示的輸入/輸出控制電路17的示例的輸入/輸出控制電路17A的配置的方塊圖。如圖24所示，輸入/輸出控制電路17A可以包括：第一輸入/輸出移位電路161、第一驅動電路163、第二輸入/輸出移位電路165和第二驅動電路167。

第一輸入/輸出移位電路161可以基於第一移位信號SFT1，將經由第一局部線LIO1接收到的第一記憶塊數據MBD1輸出至第一驅動電路163，或者可以將經由冗餘局部線RLIO接收到的冗餘記憶塊數據RMBD和第一記憶塊數據MBD1的一部分移位，以將該移位的數據輸出至第一驅動電路163。例如，當包括在第一記憶塊121中的記憶塊MB的故障被修復時，第一輸入/輸出移位電路161接收被啟動為邏輯“高”位準的第一移位信號SFT1，所述第一輸入/輸出移位電路161可以將冗餘記憶塊數據RMBD和第一記憶塊數據MBD1的一部分順序地移位，以將該移位的數據輸出至第一驅動電路163。作為另一個示例，當包括在第一記憶塊陣列121中的記憶塊MB不包括故障時，第一輸入/輸出移位電路161接收被停用的第一移動信號SFT1，所述第一輸入/輸出移位電路161可以將第一記憶塊數據MBD1輸出至第一驅動電路163。

第一驅動電路163可以基於從第一輸入/輸出移位電路161接收到的信號來驅動第一驅動數據DRD1。例如，當包括在第一記憶塊陣列121中的記憶塊MB的故障被修復，使得第一記憶塊數據MBD1和冗餘記憶塊數據RMBD的順序移位部分從第一輸入/輸出移位電路161輸出時，第一驅動電路163可以基於第一記憶塊數據MBD1和冗餘記憶塊數據RMBD的移位和接收到的部分來驅動第一驅動數據DRD1。作為另一示例，當包括在第一記憶塊陣列121中的記憶塊MB不包括故障並且第一記憶塊數據MBD1從第一輸入/輸出移位電路161輸出時，第一驅動電路163可以基於接收到的第一記憶塊數據MBD1來驅動第一驅動數據DRD1。

第二輸入/輸出移位電路165可以基於第二移位信號SFT2將經由第二局部線LIO2接收到的第二記憶塊數據MBD2輸出至第二驅動電路167，或者可以將經由冗餘局部線RLIO接收到的冗餘記憶塊數據RMBD和第二記憶塊數據MBD2的一部分移位，以將移位的數據輸出至第二驅動電路167。作為一個示例，當包括在第二記憶塊123中的記憶塊MB的故障被修復時，接收被啟動為邏輯“高”位準的第二移位信號SFT2的第二輸入/輸出移位電路165可以將冗餘記憶塊數據RMBD和第二記憶塊數據MBD2的一部分順序地移位，以將該移位的數據輸出至第二驅動電路167。作為另一示例，當包括在第二記憶塊陣列123中的記憶塊MB不包括故障時，接收停用的第二移位信號SFT2的第二輸入/輸出移位電路165可以將第二記憶塊數據MBD2輸出至第二驅動電路167。

第二驅動電路167可以基於從第二輸入/輸出移位電路165接收到的信號來驅動第二驅動數據DRD2。作為一個示例，當包括在第二記憶塊陣列123中的記憶塊MB的故障被修復，使得第二記憶塊數據MBD2和冗餘記憶塊數據RMBD的順序移位部分從第二輸入/輸出移位電路165輸出時，第二驅動電路167可以基於第二記憶塊數據MBD2和冗餘記憶塊數據RMBD的移位和接收到的部分來驅動第二驅動數據DRD2。作為另一示例，當包括在第二記憶塊陣列123中的記憶塊MB不包括故障，使得從第二輸入/輸出移位電路165輸出第二記憶塊數據MBD2時，第二驅動電路167可以基於接收到的第二記憶塊數據MBD2來驅動第二驅動數據DRD2。

圖25是圖示分別根據圖24所示的第一輸入/輸出移位電路161和第一驅動電路163的示例的第一輸入/輸出移位電路161A和第一驅動電路163A的配置的圖。

如圖25所示，第一輸入/輸出移位電路161A可以包括反相器160和MOS電晶體163_1~163_5。反相器160可以反相緩衝第一移位信號SFT1，以生成第一反相移位信號SFT1B。NMOS電晶體163_1、163_3和163_4可以透過當第一移位信號SFT1被停用為邏輯“低”位準時接收被設置為邏輯“高”位準的第一反相移位信號SFT1B而導通。當NMOS電晶體163_1導通時，經由第一局部線的第一線LIO1＜1＞接收到的第一記憶塊數據的第一位元MBD1＜1＞可以輸出至第一驅動電路163A的第一驅動器DRV。當NMOS電晶體163_3導通時，經由第一局部線的第二線LIO1＜2＞接收到的第一記憶塊數據的第二位元MBD1＜2＞可以輸出至第一驅動電路163A的第二驅動器DRV。當NMOS電晶體163_4導通時，經由第一局部線的第十六線LIO1＜16＞接收到的第一記憶塊數據的第十六位元MBD1＜16＞可以輸出至第一驅動電路163A的第十六驅動器DRV。當第一移位信號SFT1被啟動時，NMOS電晶體163_2和163_5可以導通。當NMOS電晶體163_2導通時，經由第一局部線的第二線LIO1＜2＞接收到的第一記憶塊數據的第二位元MBD1＜2＞可以輸出至第一驅動電路163A的第一驅動器DRV。當NMOS電晶體163_5導通時，經由冗餘局部線RLIO接收到的冗餘記憶塊數據RMBD可以輸出至第一驅動電路163A的第十六驅動器DRV。第一輸入/輸出移位電路161A可以將第一記憶塊數據的第二位元至第十六位元MBD1＜2:16＞和冗餘記憶塊數據RMBD移位，以經由當第一移位信號SFT1被啟動時導通的NMOS電晶體163_2和163_5，將移位的位元和數據輸出至第一驅動電路163A。第一輸入/輸出移位電路161A可以經由當第一移位信號SFT1被停用時導通的NMOS電晶體163_1、163_3和163_4，將第一記憶塊數據的第一位元至第十六位元MBD1＜1:16＞輸出至第一驅動電路163A。

如圖25所示，第一驅動電路163A可以包括多個驅動器DRV。基於從第一輸入/輸出移位電路161A接收到的信號，包括在第一驅動電路163A中的多個驅動器DRV中的每一個可以驅動第一驅動數據的第一位元至第十六位元DRD1＜1:16＞。基於當第一移位信號SFT1被啟動時移位和接收到第一記憶塊數據的第二位元至第十六位元MBD1＜2:16＞和冗餘記憶塊數據RMBD，第一驅動電路163A可以驅動第一驅動數據的第一位元至第十六位元DRD1＜1:16＞。基於當第一移位信號SFT1被停用時接收到的第一記憶塊數據的第一位元至第十六位元MBD1＜1:16＞，第一驅動電路163A可以驅動第一驅動數據的第一位元至第十六位元DRD1＜1:16＞。

圖26和圖27是圖示由圖25所示的第一移位信號SFT1執行的移位操作的圖。

如圖26所示，當第一移位信號SFT1被停用為邏輯“低”位準時，NMOS電晶體163_1、163_3和163_4導通並且NMOS電晶體163_2和163_5關斷，使得第一輸入/輸出移位電路161A可以將第一記憶塊數據的第一位元至第十六位元MBD1＜1:16＞輸出至第一驅動電路163A。第一驅動電路163A可以基於接收到的第一記憶塊數據的第一位元至第十六位元MBD1＜1:16＞來驅動第一驅動數據的第一位元至第十六位元DRD1＜1:16＞。

如圖27所示，當第一移位信號SFT1被啟動為邏輯“高”位準時，NMOS電晶體163_1、163_3和163_4關斷並且NMOS電晶體163_2和163_5導通，使得第一輸入/輸出移位電路161A可以將第一記憶塊數據的第一位元至第十六位元MBD1＜1:16＞和冗餘記憶塊數據RMBD移位，以將移位的位元和數據輸出至第一驅動電路163A。第一驅動電路163A可以基於移位和接收到的第一記憶塊數據的第一位元至第十六位元MBD1＜1:16＞和冗餘記憶塊數據RMBD來驅動第一驅動數據的第一位元至第十六位元DRD1＜1:16＞。

圖28是圖示分別根據圖24所示的第二輸入/輸出移位電路165和第二驅動電路167的示例的第二輸入/輸出移位電路165A和第二驅動電路167A的配置的圖。

如圖28所示，第二輸入/輸出移位電路165A可以包括反相器171和NMOS電晶體173_1~173_5。反相器171可以反相緩衝第二移位信號SFT2以生成第二反相移位信號SFT2B。NMOS電晶體173_1、173_3和173_4可以當第二移位信號SFT2被停用為邏輯“低”位準以導通時，接收被設置為邏輯“高”位準的第二反相移位信號SFT2B。當NMOS電晶體173_1導通時，第二輸入/輸出移位電路165A可以將經由第二局部線的第一線LIO2＜1＞接收到的第二記憶塊數據的第一位元MBD2＜1＞輸出至第二驅動電路167A的第一驅動器DRV。當NMOS電晶體173_3導通時，第二輸入/輸出移位電路165A可以將經由第二局部線的第二線LIO2＜2＞接收到的第二記憶塊數據的第二位元MBD2＜2＞輸出至第二驅動電路167A的第二驅動器DRV。當NMOS電晶體173_4導通時，第二輸入/輸出移位電路165A可以將經由第二局部線的第十六線LIO2＜16＞接收到的第二記憶塊數據的第十六位元MBD2＜16＞輸出至第二驅動電路167A的第十六驅動器DRV。當第二移位信號SFT2被啟動時，NMOS電晶體173_2和173_5可以導通。當NMOS電晶體173_2導通時，第二輸入/輸出移位電路165A可以將經由第二局部線的第二線LIO2＜2＞接收到的第二記憶塊數據的第二位元MBD2＜2＞輸出至第二驅動電路167A的第一驅動器DRV。當NMOS電晶體173_5導通時，第二輸入/輸出移位電路165A可以將經由冗餘局部線RLIO接收到的冗餘記憶塊數據RMBD輸出至第二驅動電路167A的第十六驅動器DRV。第二輸入/輸出移位電路165A可以將第二記憶塊數據的第二位元至第十六位元MBD2＜2:16＞和冗餘記憶塊數據RMBD移位，以經由當第二移位信號SFT2被啟動時導通的NMOS電晶體173_2和173_5將移位的位元和數據輸出至第二驅動電路167A。第二輸入/輸出移位電路165A可以經由當第二移位信號SFT2被停用時導通的NMOS電晶體173_1、173_3和173_4，將第二記憶塊數據的第一位元至第十六位元MBD2＜1:16＞輸出至第二驅動電路167A。

如圖28所示，第二驅動電路167A可以包括多個驅動器DRV。基於從第二輸入/輸出移位電路165A接收到的信號，包括在第二驅動電路167A中的多個驅動器DRV中的每一個可以驅動第二驅動數據的第一位元至第十六位元DRD2＜1:16＞。當第二移位信號SFT2被啟動時，第二驅動電路167A可以基於移位和接收到的第二記憶塊數據的第二位元至第十六位元MBD2＜2:16＞和冗餘記憶塊數據RMBD來驅動第二驅動數據的第一位元至第十六位元DRD2＜1:16＞。當第二移位信號SFT2被停用時，第二驅動電路167A可以基於接收到的第二記憶塊數據的第一位元至第十六位元MBD2＜1:16＞來驅動第二驅動數據的第一位元至第十六位元DRD2＜1:16＞。

圖29和圖30是圖示由圖28中的第二移位信號SFT2執行的移位操作的圖。

如圖29所示，當第二移位信號SFT2被停用為邏輯“低”位準時，NMOS電晶體173_1、173_3和173_4導通並且NMOS電晶體173_2和173_5關斷，使得第二輸入/輸出移位電路165A可以將第二記憶塊數據的第一位元至第十六位元MBD2＜1:16＞輸出至第二驅動電路167A。第二驅動電路167A可以基於接收到的第二記憶塊數據的第一位元至第十六位元MBD2＜1:16＞來驅動第二驅動數據的第一位元至第十六位元DRD2＜1:16＞。

如圖30所示，當第二移位信號SFT2被啟動為邏輯“高”位準時，NMOS電晶體173_1、173_3和173_4關斷並且NMOS電晶體173_2和173_5導通，使得第二輸入/輸出移位電路165A可以將第二記憶塊數據的第二位元至第十六位元MBD2＜2:16＞和冗餘記憶塊數據RMBD移位，以將移位的位元和數據輸出至第二驅動電路167A。第二驅動電路167A可以基於移位和接收到的第二記憶塊數據的第二位元至第十六位元MBD2＜2:16＞和冗餘記憶塊數據RMBD來驅動第二驅動數據的第一位元至第十六位元DRD2＜1:16＞。

圖31是圖示根據圖1所示的測試數據生成器19的示例的測試數據生成器19A的配置的方塊圖。如圖31所示，測試數據生成器19A可以包括：第一比較器181、第二比較器183和壓縮電路185。

第一比較器181可以將第一驅動數據DRD1與第一參考數據REFD1進行比較，以生成第一比較信號COM1。當執行預測試或後測試時，第一比較器181可以將第一驅動數據DRD1與第一參考數據REFD1進行比較，以生成具有根據比較結果設置的邏輯位元集合的第一比較信號COM1。作為一個示例，當第一驅動數據DRD1的邏輯位元集合與第一參考數據REFD1的邏輯位元集合相同時，第一比較器181可以生成包括被設置為邏輯“低”位準的邏輯位元集合的第一比較信號COM1。作為另一示例，當第一驅動數據DRD1的邏輯位元集合與第一參考數據REFD1的邏輯位元集合不同時，第一比較器181可以生成被設置為具有邏輯位元集合的第一比較信號COM1，所述邏輯位元集合包括設置為邏輯“高”位準的至少一個位元集合。

第二比較器183可以將第二驅動數據DRD2與第二參考數據REFD2進行比較，以生成第二比較信號COM2。當執行預測試或後測試時，第二比較器183可以將第二驅動數據DRD2與第二參考數據REFD2進行比較，以生成具有根據比較結果設置的邏輯位元集合的第二比較信號COM2。例如，當第二驅動數據DRD2的邏輯位元集合與第二參考數據REFD2的邏輯位元集合相同時，第二比較器183可以生成包括被設置為邏輯“低”位準的邏輯位元集合的第二比較信號COM2。作為另一示例，當第二驅動數據DRD2的邏輯位元集合與第二參考數據REFD2的邏輯位元集合不同時，第二比較器183可以生成被設置為具有邏輯位元集合的第二比較信號COM2，所述邏輯位元集合包括設置為邏輯“高”位準的至少一個位元集合。

壓縮電路185可以接收來自第一比較器181的第一比較信號COM1和來自第二比較器183的第二比較信號COM2。壓縮電路185可以壓縮第一比較信號COM1和第二比較信號COM2以生成測試數據TDQ。在一個示例中，壓縮電路185可以壓縮包括在第一比較信號COM1的位元中的一個和包括在第二比較信號COM2的位元中的一個，以生成測試數據TDQ。在另一示例中，壓縮電路185可以壓縮包括在第一比較信號COM1的位元中的多個位元和包括在第二比較信號COM2的位元中的多個位元，以生成測試數據TDQ。

圖32是根據圖31所示的第一比較器181的示例的第一比較器181A的電路圖。如圖32所示，第一比較器181A可以包括多個互斥或運算符191_1至191_16。互斥或運算符191_1可以對第一驅動數據的第一位元DRD1＜1＞和第一參考數據的第一位元REFD1＜1＞執行邏輯互斥或運算，以生成第一比較數據的第一位元COM1＜1＞。互斥或運算符191_1可以當第一驅動數據的第一位元DRD1＜1＞和第一參考數據的第一位元REFD1＜1＞具有相同的邏輯位準時，生成設置為邏輯“低”位準的第一比較數據的第一位元COM1＜1＞，並且可以當第一驅動數據的第一位元DRD1＜1＞和第一參考數據的第一位元REFD1＜1＞具有不同的邏輯位準時，生成設置為邏輯“高”位準的第一比較數據的第一位元COM1＜1＞。互斥或運算符191_2可以對第一驅動數據的第二位元DRD1＜2＞和第一參考數據的第二位元REFD1＜2＞執行邏輯互斥或運算，以生成第一比較數據的第二位元COM1＜2＞。互斥或運算符191_2可以當第一驅動數據的第二位元DRD1＜2＞和第一參考數據的第二位元REFD1＜2＞具有相同的邏輯位準時，生成設置為邏輯“低”位準的第一比較數據的第二位元COM1＜2＞，並且可以當第一驅動數據的第二位元DRD1＜2＞和第一參考數據的第二位元REFD1＜2＞具有不同的邏輯位準時，生成設置為邏輯“高”位準的第一比較數據的第二位元COM1＜2＞。互斥或運算符191_16可以對第一驅動數據的第十六位元DRD1＜16＞和第一參考數據的第十六位元REFD1＜16＞執行邏輯互斥或運算，以生成第一比較數據的第十六位元COM1＜16＞。互斥或運算符191_16可以當第一驅動數據的第十六位元DRD1＜16＞與第一參考數據的第十六位元REFD1＜16＞具有相同的邏輯位準時，生成設置為邏輯“低”位準的第一比較數據的第十六位元COM1＜16＞，並且可以當第一驅動數據的第十六位元DRD1＜16＞與第一參考數據的第十六位元REFD1＜16＞具有不同的邏輯位準時，生成設置為邏輯“高”位準的第一比較數據的第十六位元COM1＜16＞。

圖33是根據圖31所示的第二比較器183的示例的第二比較器183A的電路圖。如圖33所示，第二比較器183A可以包括多個互斥或運算符193_1~193_16。互斥或運算符193_1可以對第二驅動數據的第一位元DRD2＜1＞和第二參考數據的第一位元REFD2＜1＞執行邏輯互斥或運算，以生成第二比較信號的第一位元COM2＜1＞。互斥或運算符193_2可以對第二驅動數據的第二位元DRD2＜2＞和第二參考數據的第二位元REFD2＜2＞執行邏輯互斥或運算，以生成第二比較信號的第二位元COM2＜2＞。互斥或運算符193_16可以對第二驅動數據的第十六位元DRD2＜16＞和第二參考數據的第十六位元REFD2＜16＞執行邏輯互斥或操作，以生成第二比較信號的第十六位元COM2＜16＞。

圖34是根據圖31所示的壓縮電路185的示例的壓縮電路185A的電路圖。如圖34所示，壓縮電路185A可以包括多個互斥或運算符195_1~195_16。互斥或運算符195_1可以對第一比較信號COM1的第一位元COM1＜1＞和第二比較信號COM2的第一位元COM2＜1＞執行邏輯互斥或運算，以生成第一測試數據的第一位元TD1＜1＞。互斥或運算符195_2可以對第一比較信號COM1的第二位元COM1＜2＞和第二比較信號COM2的第二位元COM2＜2＞執行邏輯互斥或運算，以生成測試數據的第二位元TD1＜2＞。互斥或運算符195_16可以對第一比較信號COM1的第十六位元COM1＜16＞和第二比較信號COM2的第十六位元COM2＜16＞進行邏輯互斥或運算，以生成測試數據的第十六位元TD1＜16＞。

圖35和圖36是圖示圖34所示的壓縮電路185A的操作的圖。

如圖35所示，當第一比較信號的第一位元至第十六位元COM1＜1:16＞全部被設置為邏輯“低”位準，並且第二比較信號的第一位元至第十六位元COM2＜1:16＞全部被設置為邏輯“低”位準時，測試數據的第一位元至第十六位元TDQ＜1:16＞全部被生成為邏輯“低”位準。基於全部被生成為邏輯“低”位準的測試數據的第一位元至第十六位元TDQ＜1:16＞，可以確認出包括在第一記憶塊陣列121的記憶塊MB和包括在第二記憶塊陣列123的記憶塊MB中不包括故障。更具體地，基於在預測試中生成的測試數據的第一位元至第十六位元TDQ＜1:16＞全部被設置為邏輯“低”位準，可以確認出包括在第一記憶塊陣列121的記憶塊MB和包括在第二記憶塊陣列123的記憶塊MB中不包括故障。另外，根據在後測試中生成的測試數據的第一位元至第十六位元TDQ＜1:16＞全部被設置為邏輯“低”位準，可以確認出包括在第一記憶塊陣列121的記憶塊MB和包括在第二記憶塊陣列123的記憶塊MB中的故障已經被正常修復。

如圖36所示，當第一比較信號的第一位元COM1＜1＞被設置為邏輯“高”位準時，第一比較信號的第二位元至第十六位元COM1＜2:16＞全部被設置為邏輯“低”位準，並且第二比較信號的第一位元至第十六位元COM2＜1:16＞全部被設置為邏輯“低”位準，測試數據的第一位元TDQ＜1＞被生成為邏輯“高”位準，並且測試數據的第二位元至第十六位元TDQ＜2:16＞全部被生成為邏輯“低”位準。基於測試數據的第一位元TDQ＜1＞被生成為邏輯“高”位準，可以確認出包括在第一記憶塊陣列121的第一記憶塊MB和包括在第二記憶塊陣列123的第一記憶塊MB中包括故障。更具體地，基於在預測試中生成邏輯“高”位準的測試數據的第一位元TDQ＜1＞，可以確認出包括在第一記憶塊陣列121的第一記憶塊MB和包括在第二記憶塊陣列123的第一記憶塊MB中出現故障。另外，根據在後測試中生成邏輯“高”位準的測試數據的第一位元TDQ＜1＞，可以確認出包括在第一記憶塊陣列121的第一記憶塊MB和包括在第二記憶塊陣列123的第一記憶塊MB中的故障未被正常修復。

如上所述的本公開的半導體裝置透過實施與多個行線相對應的冗餘熔絲來減少用於修復操作所需的冗餘熔絲的數量，從而可以減少實施冗餘熔絲所需的佈局面積。另外，在執行修復操作之前，本公開的半導體裝置將從執行修復操作的記憶塊輸出的數據進行壓縮並確認故障單元的存在，從而可以減少需要執行預測試以檢查需要修復的故障單元所需的時間。此外，本發明的半導體裝置在執行修復操作之後，壓縮從多個記憶塊的同一行線輸出的數據，以確認故障單元的存在，從而可以減少對其執行後測試以確認故障單元的修復操作是否已正確執行的時間。

已經結合如上所述的一些實施例公開了構思。本發明所屬技術領域中具有通常知識者將理解的是，在不脫離本公開的範圍和精神的情況下，各種修改、添加和替代是可能的。因此，本說明書中公開的實施例不應以限制性的觀點而是說明性的觀點予以考慮。構思的範圍不限於以上描述而是由所附申請專利範圍限定，並且均等範圍內的所有獨特特徵均應被解釋為包括在所述構思中。

1:半導體裝置 10:位址解碼器 11:核心電路 13:測試行位址生成器 13A:測試行位址生成器 15:移位控制電路 15A:移位控制電路 17:輸入/輸出(I/O)控制電路 17A:輸入/輸出控制電路 18:參考數據(REFD)暫存器 19:測試數據生成器 19A:測試數據生成器 101:記憶體組 103:行線選擇電路 103A:行線選擇電路 103B:行線選擇電路 105:熔絲鎖存電路 105A:熔絲鎖存電路 121:第一記憶塊陣列 123:第二記憶塊陣列 125:冗餘記憶塊 131:冗餘熔絲鎖存電路 131_1:冗餘熔絲鎖存器 131_2:冗餘熔絲鎖存器 131_32:冗餘熔絲鎖存器 133:正常熔絲鎖存電路 133_1:正常熔絲鎖存器 133_2:正常熔絲鎖存器 133_32:正常熔絲鎖存器 141_1:反相器 141_2:反相器 141_3:反相器 141_4:反相器 141_5:反相器 141_6:反相器 141_7:反相器 141_8:反相器 141_9:反相器 151:熔絲數據解碼器 153:移位信號生成器 153A:移位信號生成器 154_1:反相器 154_2:反相器 154_3:反相器 154_4:反相器 154_5:反相器 155_1:傳輸閘 155_2:傳輸閘 156_1:反及閘1 156_2:反及閘1 157_1:反或閘 157_2:反或閘 158_1:PMOS電晶體 158_2:PMOS電晶體 159_1:NMOS電晶體 159_2:NMOS電晶體 160:反相器 161:第一輸入/輸出移位電路 161A:第一輸入/輸出移位電路 163:第一驅動電路 163A:第一驅動電路 163_1:NMOS電晶體 163_2:NMOS電晶體 163_3:NMOS電晶體 163_4:NMOS電晶體 163_5:NMOS電晶體 165:第二輸入/輸出移位電路 165A:第二輸入/輸出移位電路 167:第二驅動電路 167A:第二驅動電路 171:反相器 173_1:NMOS電晶體 173_2:NMOS電晶體 173_3:NMOS電晶體 173_4:NMOS電晶體 173_5:NMOS電晶體 181:第一比較器 181A:第一比較器 183:第二比較器 183A:第二比較器 185:壓縮電路 185A:壓縮電路 191_1:互斥或運算符 191_2:互斥或運算符 191_16:互斥或運算符 193_1:互斥或運算符 193_2:互斥或運算符 193_16:互斥或運算符 195_1:互斥或運算符 195_2:互斥或運算符 195_16:互斥或運算符 n154_1:節點 n154_2:節點 1st MB IN 121:第一記憶塊陣列中的第一記憶塊 1st MB IN 123:第二記憶塊陣列中的第一記憶塊 1st RYL SET:第一冗餘行線集合 1st SUB YL SET:第一子行線集合 1st YL SET:第一行線集合 2nd MB IN 121:第一記憶塊陣列的第二記憶塊 2nd RYL SET:第二冗餘行線集合 2nd SUB YL SET:第二子行線集合 2nd YL SET:第二行線集合 3rd SUB YL SET:第三子行線集合 4th SUB YL SET:第四子行線集合 ADD:位址 BADD:塊位址 BRADD:塊陣列位址 CADD:行位址 CADD＜5:1＞:行位址的第一位元至第五位元 CADD＜6＞:行位址的第六位元 CDEC:行解碼器 COM1:第一比較信號 COM1＜1＞:第一比較數據的第一位元 COM1＜2＞:第一比較數據的第二位元 COM1＜16＞:第一比較數據的第十六位元 COM2:第二比較信號 COM2＜1＞:第二比較信號的第一位元 COM2＜2＞:第二比較信號的第二位元 COM2＜16＞:第二比較信號的第十六位元 DRD1:第一驅動數據 DRD1＜1＞:第一驅動數據的第一位元 DRD1＜2＞:第一驅動數據的第二位元 DRD1＜16＞:第一驅動數據的第十六位元 DRD2:第二驅動數據 DRD2＜1＞:第二驅動數據的第一位元 DRD2＜2＞:第二驅動數據的第二位元 DRD2＜16＞:第二驅動數據的第十六位元 DRV:驅動器 FCAD:熔絲行數據 FFLAG:熔絲標誌 FLAT:熔絲鎖存信號 GIO1:第一全域線 GIO1＜1＞:第一全域線的第一線 GIO1＜2＞:第一全域線的第二線 GIO1＜16＞:第一全域線的第十六線 GIO2:第二全域線 GIO2＜1＞:第二全域線的第一線 GIO2＜2＞:第二全域線的第二線 GIO2＜16＞:第二全域線的第十六線 LIO1:第一局部線 LIO1＜1＞:第一局部線的第一線 LIO1＜2＞:第一局部線的第二線 LIO1＜16＞:第一局部線的第十六線 LIO2:第二局部線 LIO2＜1＞:第二局部線的第一線 LIO2＜2＞:第二局部線的第二線 LIO2＜16＞:第二局部線的第十六線 MB:記憶塊 MB IN 121:第一記憶塊陣列中的記憶塊 MB IN 123:第二記憶塊陣列中的記憶塊 MBD1:第一記憶塊數據 MBD1＜1＞:第一記憶塊數據的第一位元 MBD1＜2＞:第一記憶塊數據的第二位元 MBD1＜3＞:第一記憶塊數據的第三位元 MBD1＜16＞:第一記憶塊數據的第十六位元 MBD2:第二記憶塊數據 MBD2＜1＞:第二記憶塊數據的第一位元 MBD2＜2＞:第二記憶塊數據的第二位元 MBD2＜3＞:第二記憶塊數據的第三位元 MBD2＜16＞:第二記憶塊數據的第十六位元 NFD:正常熔絲數據 PD1:第一下拉信號 PD2:第二下拉信號 PU1:第一上拉信號 PU2:第二上拉信號 RED:MB:冗餘記憶塊 REFD1:第一參考數據 REFD1＜1＞:第一參考數據的第一位元 REFD1＜2＞:第一參考數據的第二位元 REFD1＜16＞:第一參考數據的第十六位元 REFD2:第二參考數據 REFD2＜1＞:第二參考數據的第一位元 REFD2＜2＞:第二參考數據的第二位元 REFD2＜16＞:第二參考數據的第十六位元 RFD:冗餘熔絲數據 RLIO:冗餘局部線 RMBD:冗餘記憶塊數據 RYL:冗餘行線 RYL＜1＞:第一冗餘行線 RYL＜32＞:第三十二冗餘行線 RYL＜33＞:第三十三冗餘行線 RYL＜64＞:第六十四冗餘行線 SFT1:第一移位信號 SFT1B:第一反相移位信號 SFT2:第二移位信號 SFT2B:第二反相移位信號 TCAD1:第一測試行位址 TCAD1＜5:1＞:第一測試行位址的第一位元至第五位元 TCAD1＜6＞:第一測試行位址的第六位元 TCAD2:第二測試行位址 TCAD2＜5:1＞:第二測試行位址的第一位元至第五位元 TCAD2＜6＞:第二測試行位址的第六位元 TDQ:測試數據 TDQ＜1＞:測試數據的第一位元 TDQ＜2＞:測試數據的第二位元 TDQ＜16＞:測試數據的第十六位元 TM1:第一測試模式信號 TM2:第二測試模式信號 YL:行線 YL＜1＞:第一行線 YL＜2＞:第二行線 YL＜16＞:第十六行線 YL＜17＞:第十七行線 YL＜32＞:第三十二行線 YL＜33＞:第三十三行線 YL＜34＞:第三十四行線 YL＜48＞:第四十八行線 YL＜49＞:第四十九行線 YL＜50＞:第五十行線 YL＜64＞:第六十四行線

［圖1］是圖示根據本公開實施例的半導體裝置的配置的方塊圖。 ［圖2］是圖示根據包括在圖1所示的半導體裝置中的記憶體組的示例的配置和行線選擇電路的示例的配置的方塊圖。 ［圖3］是圖示根據包括在圖2所示的記憶體組中的記憶塊的示例的配置的方塊圖。 ［圖4］是圖示根據包括在圖2所示的記憶體組中的冗餘記憶塊的示例的配置的方塊圖。 ［圖5］是圖示根據包括在圖1所示的半導體裝置中的熔絲鎖存電路的示例的配置的方塊圖。 ［圖6、圖7、圖8、圖9、圖10和圖11］是用於說明基於圖1所示的半導體裝置中的冗餘熔絲數據執行的修復操作的圖。 ［圖12、圖13和圖14］是用於解釋在圖1所示的半導體裝置中基於正常熔絲數據執行的修復操作的圖。 ［圖15］是圖示基於冗餘熔絲數據和正常熔絲數據執行的修復操作的圖。 ［圖16］是圖示根據包括在圖1所示的半導體裝置中的測試行位址生成器的示例的配置的方塊圖。 ［圖17和圖18］是用於說明在修復操作之前執行的預測試操作的圖。 ［圖19和圖20］是用於說明在修復操作之後執行的後測試操作的圖。 ［圖21］是圖示根據包括在圖1所示的半導體裝置中的移位控制電路的示例的配置的方塊圖。 ［圖22］是根據包括在圖21所示的移位控制電路中的移位信號生成器的示例的電路圖。 ［圖23］是用於說明圖21和圖22所示的移位控制電路的操作的表。 ［圖24］是圖示根據包括在圖1所示的半導體裝置中的輸入/輸出控制電路的示例的配置的方塊圖。 ［圖25］是圖示根據圖24所示的第一輸入/輸出移位電路和第一驅動電路的示例的配置的圖。 ［圖26和圖27］是用於解釋基於圖25中的第一移位信號執行的移位操作的圖。 ［圖28］是圖示根據圖24所示的第二輸入/輸出移位電路和第二驅動電路的示例的配置的圖。 ［圖29和圖30］是用於解釋基於圖28中的第二移位信號執行的移位操作的圖。 ［圖31］是圖示根據包括在圖1所示的半導體裝置中的測試數據生成器的示例的配置的方塊圖。 ［圖32］是根據包括在圖31所示的測試數據生成器中的第一比較器的示例的電路圖。 ［圖33］是根據包括在圖31所示的測試數據生成器中的第二比較器的示例的電路圖。 ［圖34］是根據包括在圖31所示的測試數據生成器中的壓縮電路的示例的電路圖。 ［圖35和圖36］是用於說明圖34所示的壓縮電路的操作的圖。

1:半導體裝置

10:位址解碼器

11:核心電路

13:測試行位址生成器

15:移位控制電路

17:輸入/輸出(I/O)控制電路

18:參考數據(REFD)暫存器

19:測試數據生成器

101:記憶體組

103:行線選擇電路

105:熔絲鎖存電路

ADD:位址

BADD:塊位址

BRADD:塊陣列位址

CADD:行位址

DRD1:第一驅動數據

DRD2:第二驅動數據

GIO1:第一全域線

GIO2:第二全域線

LIO1:第一局部線

LIO2:第二局部線

MBD1:第一記憶塊數據

MBD2:第二記憶塊數據

NFD:正常熔絲數據

REFD1:第一參考數據

REFD2:第二參考數據

RFD:冗餘熔絲數據

RLIO:冗餘局部線

RMBD:冗餘記憶塊數據

PYL:冗餘行線

SFT1:第一移位信號

SFT2:第二移位信號

TCAD1:第一測試行位址

TCAD2:第二測試行位址

TDQ:測試數據

TM1:第一測試模式信號

TM2:第二測試模式信號

YL:行線

Claims (33)

1. 一種半導體裝置，包括： 記憶體組，其包括第一記憶塊、第二記憶塊和冗餘記憶塊；以及 行線選擇電路，其被配置為：當在所述第一記憶塊的第一行線中出現故障時，利用所述冗餘記憶塊的第一冗餘線來替代所述第一記憶塊的第一行線，並且利用所述冗餘記憶塊的第二冗餘線來替代所述第二記憶塊的第二行線。
2. 如請求項1所述的半導體裝置， 其中，所述記憶體組包括第一記憶塊陣列和第二記憶塊陣列，以及 其中，所述第一記憶塊包括在所述第一記憶塊陣列中，並且所述第二記憶塊包括在所述第二記憶塊陣列中。
3. 如請求項2所述的半導體裝置，其中，所述行線選擇電路基於塊陣列位址來選擇所述第一記憶塊陣列和所述第二記憶塊陣列中的至少一個。
4. 如請求項1所述的半導體裝置，其中，所述行線選擇電路基於塊位址來選擇所述第一記憶塊和所述第二記憶塊中的至少一個。
5. 如請求項1所述的半導體裝置， 其中，所述行線選擇電路基於行位址來選擇所述第一行線和所述第二行線中的一個， 其中，當所述行位址具有第一邏輯位元集合時選擇所述第一行線，並且當所述行位址具有第二邏輯位元集合時選擇所述第二行線，以及 其中，透過將包括在所述第一邏輯位元集合的位元中的至少一個位元反相來設置所述第二邏輯位元集合。
6. 如請求項1所述的半導體裝置， 其中，所述行線選擇電路基於行位址來選擇所述第一行線和所述第二行線中的一個， 其中，當所述行位址具有第一邏輯位元集合時選擇所述第一行線，並且當所述行位址具有第二邏輯位元集合時選擇所述第二行線，以及 其中，透過將包括在所述第一邏輯位元集合的位元中的最高有效位元反相來設置所述第二邏輯位元集合。
7. 如請求項1所述的半導體裝置， 其中，所述第一記憶塊包括第一行線集合和第二行線集合，並且所述第二記憶塊包括第三行線集合和第四行線集合，以及 其中，當所述行位址的最高有效位元處於第一邏輯位準時，選擇所述第一行線集合和所述第三行線集合，並且當所述行位址的最高有效位元處於第二邏輯位準時，選擇所述第二行線集合和所述第四行線集合。
8. 如請求項7所述的半導體裝置，其中，當所述第一行線包括在所述第一行線集合中時，所述第二行線則包括在所述第四行線集合中。
9. 如請求項7所述的半導體裝置，其中，當所述第一行線包括在所述第二行線集合中時，所述第二行線則包括在所述第三行線集合中。
10. 如請求項1所述的半導體裝置，進一步包括與所述第一行線和所述第二行線相對應的冗餘熔絲鎖存器， 其中，所述冗餘熔絲鎖存器儲存包括關於所述第一記憶塊的資訊和關於所述第一行線的資訊的冗餘熔絲數據，並且將所述冗餘熔絲數據應用於所述行線選擇電路。
11. 如請求項1所述的半導體裝置，其中，當在所述第一記憶塊的第二行線中出現故障時，所述行線選擇電路利用所述冗餘記憶塊的所述第一冗餘線來替代所述第一記憶塊的所述第二行線，並且利用所述冗餘記憶塊的所述第二冗餘線來替代所述第二記憶塊的所述第一行線。
12. 一種半導體裝置，包括： 測試行位址生成器，其被配置為基於行位址生成第一測試行位址和第二測試行位址；以及 核心電路，其被配置為基於塊陣列位址、塊位址和行位址控制用於第一記憶塊陣列的第一修復操作和用於第二記憶塊陣列的第二修復操作一起執行，基於所述第一測試行位址選擇包括在所述第一記憶塊陣列中的每個記憶塊的行線之一以輸出第一記憶塊數據，以及基於所述第二測試行位址選擇包括在所述第二記憶塊陣列中的每個記憶塊的行線之一以輸出第二記憶塊數據。
13. 如請求項12所述的半導體裝置，其中，在執行所述第一修復操作和所述第二修復操作之前所執行的預測試中，所述測試行位址生成器生成被設置為具有不同邏輯位元集合的所述第一測試行位址和所述第二測試行位址。
14. 如請求項13所述的半導體裝置，其中，所述測試行位址生成器基於所述行位址生成所述第一測試行位址，並且轉換包括在所述行位址的位元中的至少一個以生成所述第二測試行位址。
15. 如請求項12所述的半導體裝置，其中，在執行所述第一修復操作和所述第二修復操作之後所執行的後測試中，所述測試行位址生成器生成被設置為具有相同邏輯位元集合的所述第一測試行位址和所述第二測試行位址。
16. 如請求項12所述的半導體裝置， 其中，所述核心電路包括記憶體組，以及 其中，所述記憶體組包括：包括在所述第一記憶塊陣列中的第一記憶塊、包括在所述第二記憶塊陣列中的第二記憶塊，以及冗餘記憶塊。
17. 如請求項12所述的半導體裝置， 其中，所述核心電路包括行線選擇電路，以及 其中，當在包括在所述第一記憶塊陣列中的所述第一記憶塊的第一行線中出現故障時，所述行線選擇電路控制第一修復操作和第二修復操作一起執行，所述第一修復操作利用冗餘記憶塊的第一冗餘線來替代所述第一記憶塊的所述第一行線，所述第二修復操作利用所述冗餘記憶塊的第二冗餘線來替代包括在所述第二記憶塊陣列中的所述第二記憶塊的第二行線。
18. 如請求項17所述的半導體裝置， 其中，所述行線選擇電路基於所述行位址選擇所述第一行線和所述第二行線中的一個， 其中，當所述行位址具有第一邏輯位元集合時選擇所述第一行線，並且當所述行位址具有第二邏輯位元集合時選擇所述第二行線，以及 其中，透過將包括在所述第一邏輯位元集合的位元中的至少一個位元反相來設置所述第二邏輯位元集合。
19. 如請求項17所述的半導體裝置， 其中，所述第一記憶塊包括第一行線集合和第二行線集合，並且所述第二記憶塊包括第三行線集合和第四行線集合，以及 其中，當所述行位址的最高有效位元處於第一邏輯位準時，選擇所述第一行線集合和所述第三行線集合，並且，當所述行位址的最高有效位元處於第二邏輯位準時，選擇所述第二行線集合和所述第四行線集合。
20. 如請求項19所述的半導體裝置，其中，當所述第一行線包括在所述第一行線集合中時，所述第二行線則包括在所述第四行線集合中。
21. 如請求項19所述的半導體裝置，其中，當所述第一行線包括在所述第二行線集合中時，所述第二行線則包括在所述第三行線集合中。
22. 如請求項17所述的半導體裝置，其中，所述核心電路進一步包括冗餘熔絲鎖存器，以及 其中，所述冗餘熔絲鎖存器對應於所述第一行線和所述第二行線，儲存包括關於所述第一記憶塊的資訊和關於所述第一行線的資訊的冗餘熔絲數據，並且將所述冗餘熔絲數據施加於所述行線選擇電路。
23. 如請求項17所述的半導體裝置，其中，當在所述第一記憶塊的所述第二行線中出現故障時，所述行線選擇電路控制第三修復操作和第四修復操作一起執行，所述第三修復操作利用所述冗餘記憶塊的所述第一冗餘線來替代所述第一記憶塊的所述第二行線，所述第四修復操作利用所述冗餘記憶塊的所述第二冗餘線來替代所述第二記憶塊的所述第一行線。
24. 如請求項12所述的半導體裝置，其中，所述核心電路修復至少一個記憶塊並且輸出冗餘記憶塊數據，在所述至少一個記憶塊中，基於包括在所述第一記憶塊陣列的所述記憶塊之中的所述第一測試行位址所選擇的行線中已出現故障。
25. 如請求項24所述的半導體裝置，進一步包括移位控制電路， 其中，所述移位控制電路生成第一移位信號，當包括在所述第一記憶塊陣列的至少一個記憶塊中包括故障單元並且故障單元基於所述第一測試行位址被修復時，所述第一移位信號被啟動。
26. 如請求項24所述的半導體裝置，進一步包括輸入/輸出控制電路， 其中，所述輸入/輸出控制電路包括第一輸入/輸出移位電路，所述第一輸入/輸出移位電路基於所述第一移位信號輸出所述第一記憶塊數據，或者移位並輸出所述冗餘記憶塊數據和所述第一記憶塊數據的一部分。
27. 如請求項26所述的半導體裝置，其中，當所述第一移位信號被停用時，所述輸入/輸出控制電路輸出所述第一記憶塊數據，並且當所述第一移位信號被啟動時，所述輸入/輸出控制電路移位並輸出所述冗餘記憶塊數據和所述第一記憶塊數據的一部分。
28. 如請求項26所述的半導體裝置，其中，所述輸入/輸出控制電路進一步包括第一驅動電路， 其中，所述第一驅動電路基於在所述第一移位信號被停用時接收到的所述第一記憶塊數據來生成第一驅動信號，並且基於在所述第一移位信號被啟動時被移位和接收到的所述冗餘記憶塊數據和所述第一記憶塊數據的部分來生成所述第一驅動信號。
29. 如請求項12所述的半導體裝置， 其中，所述核心電路被配置為： 在所述第一記憶塊陣列所包括的所述記憶塊中，修復基於所述第一測試行位址選擇的行線中已出現故障的至少一個記憶塊；或者 在所述第二記憶塊陣列所包括的所述記憶塊中，在修復基於所述第二測試行位址選擇的行線中已出現故障的至少一個記憶塊時，輸出冗餘記憶塊數據。
30. 如請求項29所述的半導體裝置，進一步包括移位控制電路， 其中，所述移位控制電路包括： 熔絲數據解碼器，其基於所述冗餘熔絲數據生成熔絲標誌、熔絲行數據和熔絲鎖存信號；以及 移位信號生成器，其基於所述熔絲標誌、所述熔絲行數據和所述熔絲鎖存信號生成所述第一移位信號和所述第二移位信號。
31. 如請求項29所述的半導體裝置，進一步包括輸入/輸出控制電路， 其中，所述輸入/輸出控制電路基於所述第一移位信號和所述第二移位信號從所述第一記憶塊數據、所述第二記憶塊數據和所述冗餘記憶塊數據中生成第一驅動數據和第二驅動數據。
32. 如請求項31所述的半導體裝置，進一步包括測試數據生成器， 其中，所述測試數據生成器將所述第一驅動數據與第一參考數據進行比較以生成第一比較信號，透過將所述第二驅動數據與第二參考數據進行比較以生成第二比較信號，並且透過將所述第一比較信號和所述第二比較信號進行壓縮以生成測試數據。
33. 一種半導體裝置，包括： 核心電路，其被配置為： 基於塊陣列位址、塊位址和行位址，控制對第一記憶塊陣列的第一修復操作和對第二記憶塊陣列的第二修復操作一起執行； 基於第一測試行位址，選擇包括在所述第一記憶塊陣列中的每個記憶塊的行線之一，以輸出第一記憶塊數據； 基於第二測試行位址，選擇包括在所述第二記憶塊陣列中的每個記憶塊的行線之一，以輸出第二記憶塊數據；以及 在基於所述第一測試行位址對所述第一記憶塊陣列進行所述修復操作或者基於所述第二測試行位址對所述第二記憶塊陣列進行所述修復操作時，輸出冗餘記憶塊數據； 輸入/輸出控制電路，其被配置為基於第一移位信號和第二移位信號，從所述第一記憶塊數據、所述第二記憶塊數據和所述冗餘記憶塊數據生成第一驅動數據和第二驅動數據；以及 測試數據生成器，其被配置為將所述第一驅動數據與第一參考數據進行比較以生成第一比較信號，將所述第二驅動數據與第二參考數據進行比較以生成第二比較信號，並且將所述第一比較信號和所述第二比較信號進行壓縮以生成測試數據。

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