KR20070107413A

KR20070107413A - 반도체 메모리 소자의 워드라인 구동 신호 발생 회로

Info

Publication number: KR20070107413A
Application number: KR1020060039875A
Authority: KR
Inventors: 송우석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-03
Filing date: 2006-05-03
Publication date: 2007-11-07

Abstract

본 발명은 반도체 메모리 소자의 워드라인 구동 신호 발생 회로에 관한 것으로, 다수개의 퓨즈 신호에 기초하여 코딩 신호를 생성할 때 코딩신호의 수를 퓨즈 신호수보다 줄임으로써 코딩 신호를 전송하는 글로벌 라인의 수를 줄이고, 퓨즈 신호에 기초한 비교 신호를 이용하여 구동 신호 발생 회로를 제어함으로써 구동 신호 발생 회로 내의 인에이블부의 수를 감소시켜 반도체 메모리 소자의 집적도를 향상시킬 수 있는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로를 개시한다.

리던던시, 워드라인, 구동 신호 발생기

Description

반도체 메모리 소자의 워드라인 구동 신호 발생 회로{Wordline driving signal generating circuit of semiconductor memory device}

도 1은 종래 기술에 따른 반도체 메모리 소자의 워드라인 구동 신호 발생 회로를 나타내는 블럭도이다.

도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 워드라인 구동 신호 발생 회로의 상세 블럭도이다.

도 3은 도 2의 퓨즈셋의 상세 회로도이다.

도 4는 도 2의 코딩 신호 발생부의 상세 블럭도이다.

도 5는 도 4의 코딩 회로의 상세 회로도이다.

도 6은 도 2의 비교부를 나타내는 상세 블럭도이다.

도 7은 도 6의 비교 회로의 상세 회로도이다.

도 8은 도 2의 구동 회로 제어부의 상세 블럭도이다.

도 9는 도 8의 제1 인에이블부의 상세 회로도이다.

도 10은 도 8의 구동 신호 발생기의 상세 회로도이다.

도 11은 도 2의 제어 신호 발생 회로의 상세 블럭도이다.

도 12는 도 11의 인에이블 회로의 상세 회로도이다.

도 13은 도 11의 워드라인 제어 신호 발생기의 상세 회로도이다.

<도면의 주요 부분에 대한 부호 설명>

10, 110 : 퓨즈부 FU1 내지 FU2k : 퓨즈셋

11, 120: 코딩 신호 발생부 130 : 비교부

12, 140 : 구동 회로 제어부 141 : 구동 신호 발생 회로

142 : 제어 신호 발생 회로 DR1 내지 DR2k : 구동 신호 발생기

FX1 내지 FX8 : 워드라인 제어 신호 발생기

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 워드라인 구동 신호 발생 회로에 관한 것이다.

일반적으로 반도체 메모리 소자는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면, 결함 셀을 리던던시 메모리 셀로 대체하여 결함을 보상하는 리던던시 회로를 구비한다. 구체적으로, 결함이 발생한 메모리 셀을 선택하는 어드레스가 지정되면 리던던시 회로는 결함이 있는 메모리 셀 대신 리던던시 메모리 셀에 접속된 워드라인을 인에이블 시킴으로써 리던던시 동작을 수행한다.

도 1을 참조하면, 워드라인 구동 신호 발생 회로(1)는 퓨즈부(10)와 코딩 신호 발생부(11) 및 구동신호 발생부(12)를 포함한다. 구동 신호 발생부(12)는 다수의 구동 회로(D1 내지 D2k) 및 다수의 인에이블부(E1 내지 E2k)를 포함한다.

퓨즈부(10)는 다수의 퓨즈셋(미도시)을 포함하며, 퓨즈의 컷팅 상태에 따라 다수의 퓨즈 신호(HITB1 내지 HITB2k; k는 정수)를 출력한다. 코딩 신호 발생부(11)는 다수의 퓨즈 신호(HITB1 내지 HITB2k)를 반도체 메모리 소자의 액티브 동작 및 프리차지 동작에 따라 코딩하여 액티브 또는 프리차지 정보를 갖는 코딩 신호(XHITB1 내지 XHITB2k)를 생성한다. 구동 신호 발생부(12)는 다수의 코딩 신호(XHITB1 내지 XHITB2k)를 입력받아 리던던시 워드라인(미도시)을 구동시키는 리던던시 워드라인 구동 신호(RMWLb1 내지 RMWLb2k)를 생성한다. 하나의 뱅크(BANK)를 위치적으로 상위 뱅크와 하위 뱅크로 구분할 경우, 리던던시 워드라인 구동 신호(RMWLb1 내지 RMWLbk)는 상위 뱅크에 해당하는 워드라인을 구동시키고, 리던던시 워드라인 구동 신호(RMWLbk+1 내지 RMWLb2k)는 하위 뱅크에 해당하는 워드라인을 구동시킨다.

종래 기술에 따른 리던던시 워드라인 선택 회로는 코딩 신호 발생부(11)에서 출력되는 코딩 신호(XHITB1 내지 XHITB2k) 각각을 구동 신호 발생부(12)에 전송하기 위한 다수의 글로벌 라인(GL1 내지 GL2k;Global line)이 필요하며, 코딩 신호(XHITB1 내지 XHITB2k)에 따른 리던던시 워드라인 인에이블 신호(RWLEN)를 생성하기 위한 인에이블부(E1 내지 Ek)가 코딩 신호(XHITB1 내지 XHITB2k) 수만큼 필요하여 각 뱅크당 회로 면적이 증가하게 된다.

본 발명이 이루고자 하는 기술적 과제는 다수개의 퓨즈 신호에 기초하여 코딩 신호를 생성할 때 코딩신호의 수를 퓨즈 신호수보다 줄임으로써 코딩 신호를 전송하는 글로벌 라인의 수를 줄이고, 퓨즈 신호에 기초한 비교 신호를 이용하여 구동 신호 발생 회로를 제어함으로써 구동 신호 발생 회로 내의 인에이블부의 수를 감소시켜 반도체 메모리 소자의 집적도를 향상시킬 수 있는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 워드라인 구동 신호 발생 회로는 퓨즈부와 코딩 신호 발생부와 비교부 및 구동 회로 제어부를 포함한다. 퓨즈부는 다수의 퓨즈셋을 포함하고, 다수의 퓨즈셋은 어드레스 신호들에 각각 응답하여 다수의 퓨즈 신호들을 각각 출력한다. 코딩 신호 발생부는 뱅크 액티브 신호에 응답하여 다수의 퓨즈 신호들의 수보다 감소된 다수의 코딩 신호들을 생성한다. 비교부는 다수의 퓨즈 신호들을 논리조합하여 다수의 제1 비교신호들 및 제2 비교 신호들을 생성한다. 구동 회로 제어부는 다수의 코딩 신호들과 다수의 제1 비교신호들 중 일부와 다수의 제2 비교 신호들 중 일부에 응답하여 다수의 리던던시 워드라인 구동 신호들을 생성하고, 다수의 제1 비교신호들에 응답하여 다수의 워드라인 제어 신호들을 생성한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2를 참조하면, 반도체 메모리 소자의 워드라인 구동 신호 발생 회로(100)는 퓨즈부(110), 코딩 신호 발생부(120), 비교부(130), 및 구동 회로 제어부(140)를 포함한다.

퓨즈부(110)는 다수의 퓨즈셋(FU1 내지 FU2k)을 포함한다. 다수의 퓨즈셋(FU1 내지 FU2k)은 프리 테스트(pre-test)를 한 후, 결함이 있는 메모리 셀이 연결된 워드라인에 대한 어드레스에 대응하는 퓨즈를 커팅함으로써, 미리 프로그램 된다. 다수의 퓨즈셋(FU1 내지 FU2k)은 어드레스 신호(BLAX1 내지 BLAX2k)에 응답하여 퓨즈의 컷팅 상태에 따른 다수의 퓨즈 신호(HITB1 내지 HITB2k)를 출력한다.

코딩 신호 발생부(200)는 다수의 퓨즈 신호(HITB1 내지 HITB2k)를 입력받아 뱅크 액티브 신호(BACT)에 응답하여 코딩 신호(XHITRED1 내지 XHITREDk)를 출력한다. 이때 코딩 신호(XHITRED1 내지 XHITREDk)의 수는 퓨즈 신호(HITB1 내지 HITB2k) 수보다 작다. 본 발명의 일실시 예에서는 코딩 신호(XHITRED1 내지 XHITREDk)의 수가 퓨즈 신호(HITB1 내지 HITB2k) 수의 1/2인 것을 예로 설명한다.

비교부(130)는 다수의 퓨즈 신호(HITB1 내지 HITB2k)를 입력받아 논리 조합하여 제1 비교 신호(NXEB1 내지 NXEBM; M은 정수)와 제2 비교신호(NXE1 내지 NXEM; NXEB신호와 NXE신호는 반전관계인 신호)를 출력한다.

구동 회로 제어부(140)는 구동 신호 발생 회로(141)와 제어 신호 발생 회로(142)를 포함한다. 구동 신호 발생 회로(141)는 다수의 코딩 신호(XHITRED1 내지 XHITREDk)와 다수의 제1 비교 신호(NXEB1 내지 NXEBM 중 일부)와 다수의 제2 비교 신호(NXE1 내지 NXEM 중 일부)에 응답하여 다수의 리던던시 워드라인 구동 신호(RMWLb1 내지 RMWLb2k)를 출력한다. 제어 신호 발생 회로(142)는 다수의 제1 비교 신호(NXEB1 내지 NXEBM)에 응답하여 다수의 워드라인 제어 신호(FXB1 내지 FXB2M)를 출력한다.

한편, 다수의 리던던시 워드라인 구동기들(미도시)이 하나의 메모리 뱅크 내에 포함되는 다수의 리던던시 워드라인들에 각각 연결된다. 여기에서 메모리 뱅크는 구조적으로 상위 뱅크와 하위 뱅크로 구분되고, 다수의 리던던시 워드라인들 중 일부는 상위 뱅크에, 나머지들은 하위 뱅크에 각각 배치된다. 다수의 리던던시 워드라인 구동 신호(RMWLb1 내지 RMWLbk)와 워드라인 제어 신호(FXB1 내지 FXBM)는 상위 뱅크의 리던던시 워드라인들에 연결된 리던던시 워드라인 구동기들의 동작을 제어하고, 다수의 리던던시 워드라인 구동 신호(RMWLbk+1 내지 RMWLb2k) 와 워드라인 제어 신호(FXBM+1 내지 FXB2M)는 하위 뱅크의 리던던시 워드라인들에 연결된 리던던시 워드라인 구동기들의 동작을 제어한다. 좀 더 상세하게 설명하면, 다수의 리던던시 워드라인 구동 신호(RMWLb1 내지 RMWLb2k)는 리던던시 워드라인 구동기들 로 출력되어 리던던시 워드라인 구동기들을 인에이블시킨다. 다수의 워드라인 제어 신호(FXB1 내지 FXB2M)는 상위 뱅크와 하위 뱅크로 나누어진 리던던시 워드라인 구동기들(미도시)로 출력되어 인에이블된 리던던시 워드라인 구동기들이 해당 리던던시 워드라인을 인에이블시키도록 제어한다.

도 3은 도 2의 퓨즈셋(FU1)의 상세 회로도이다.

다수의 퓨즈셋(FU1 내지 FU2k)은 리던던시 워드라인과 동일한 수를 가지며, 메모리 셀 어레이의 블록별로 배치된다. 다수의 퓨즈셋(FU1 내지 FU2k)은 구성 및 동작은 서로 유사하므로, 하나의 퓨즈셋(FU1)을 예를 들어 설명하도록 한다.

퓨즈셋(FU1)은 리페어될 결함 셀에 대응하는 어드레스로 프로그래밍된다. 즉, 퓨즈셋(FU1)은 리페어하고자 하는 특정 어드레스에 해당하는 퓨즈들은 절단(cutting)되어, 해당 어드레스 인가시에만 로우 레벨의 퓨즈 신호(HITB1)를 출력한다.

퓨즈셋(FU1)은 전압 풀업부(101), 퓨즈 회로(102), 전압 유지부(103), 및 퓨즈 신호 출력부(104)를 포함한다.

전압 풀업부(101)는 전원 전압(VDD)과 노드(Q1) 사이에 연결되고, 뱅크 액티브 신호(BACT)에 응답하여 프리차지시 노드(Q1)의 전압을 풀업시킨다. 전압 풀업부(101)는 PMOS 트랜지스터로 구현될 수 있다. 이하, 전압 풀업부(101)는 PMOS 트랜지스터로써 참조된다.

퓨즈 회로(102)는 특정 리페어 어드레스로 프로그래밍되어 해당 리페어 어드레스 이외의 어드레스 인가시 노드(Q1)의 전압을 풀다운 시킨다. 퓨즈 회로(102)는 노드(Q1)과 접지 전압(VSS) 사이에 각각 직렬 연결된 다수개의 퓨즈(F1 내지 F22)와 다수개의 NMOS 트랜지스터(N1 내지 N22)를 포함한다. 다수개의 NMOS 트랜지스터(N1 내지 N22)는 어드레스 신호(BLAX1)에 각각 응답하여 턴온되어 각각 연결되어 있는 다수개의 퓨즈(F1 내지 F22)의 상태에 따라 노드(Q1)의 전압을 풀다운 시키거나 유지시킨다. 어드레스 신호(BLAX1)는 LAX1<0:3>, LAX2<0:3>, LAX3<0:1>, LAX4<0:3>, LAX5<0:3>, LAX6<0:3>를 포함한다. 예를 들어, NMOS 트랜지스터(N1)가 어드레스 신호(LAX1<0>)에 응답하여 턴온되면, 노드(Q1)의 전압은 퓨즈(F1)의 커팅 상태에 따라 풀업 상태(하이 레벨)를 유지하거나 풀다운 상태(로우 레벨)로 천이된다.

전압 유지부(103)는 풀업된 노드(Q1)의 전압을 유지시킨다. 전압 유지부(103)는 PMOS 트랜지스터(P1)와 인버터(I1)를 포함한다. PMOS 트랜지스터(P1)는 노드(Q1)와 전원 전압(VDD) 사이에 연결되고, 인버터(I1)의 출력 신호에 응답하여 노드(Q1)와 전원 전압(VDD)을 연결하거나 분리한다. 인버터(I1)는 노드(Q2)의 신호(FS)를 반전시켜 PMOS 트랜지스터(P1)의 게이트에 출력한다.

퓨즈 신호 출력부(104)는 노드(Q2)의 신호(FS)와 테스트 신호(TM_XYRST)에 기초한 신호(TS)를 논리 조합하여 퓨즈 신호(HITB1)를 출력한다. 퓨즈 신호 출력부(104)는 다수의 인버터(I2 내지 I4)와 낸드 게이트(ND1)를 포함한다. 다수의 인버터(I2 내지 I4)는 테스트 신호(TM_XYRST)를 반전시켜 신호(TS)를 낸드 게이트(ND1)에 출력한다. 낸드 게이트(ND1)는 인버터(I4)의 출력 신호(TS)와 노드(Q2)의 신호(FS)를 논리 조합하여 퓨즈 신호(HITB1)를 출력한다. 테스트 신 호(TM_XYRST)는 특정 테스트 모드시에만 하이 레벨로 인에이블되는 신호로 노멀 동작시에는 항상 로우 레벨을 유지하는 신호이다.

도 4는 도 2의 코딩 신호 발생부(120)의 상세 블럭도이다.

코딩 신호 발생부(120)는 다수의 코딩 회로(CD1 내지 CDk)를 포함한다. 코딩 회로(CD1)는 뱅크 액티브 신호(BACT)에 따라 퓨즈 신호(HITB1 및 HITB2)를 코딩하여 코딩 신호(XHITRED1)를 출력하고, 코딩 회로(CDk)는 뱅크 액티브 신호(BACT)에 따라 퓨즈 신호(HITB2k-1 및 HITBk)를 코딩하여 코딩 신호(XHITREDk)를 출력한다. 따라서, 코딩 신호 발생부(120)에 의해 다수의 퓨즈 신호(HITB1 내지 HITB2k)는 신호의 수가 감소된 다수의 코딩 신호(XHITRED1 내지 XHIREDk)로 출력된다.

도 5는 도 4의 코딩 회로(CD1)의 상세 회로도이다.

다수의 코딩 회로(CD1 내지 CDk)는 구성 및 동작은 서로 유사하므로, 하나의 코딩 회로(CD1)를 예를 들어 설명하도록 한다.

코딩 회로(CD1)는 인에이블 신호 생성부(210)와 코딩 신호 출력부(220)를 포함한다.

인에이블 신호 생성부(210)는 다수의 인버터(I21 내지 I25)와 다수의 낸드 게이트(ND21 및 ND22), 및 지연부(211)를 포함한다. 인버터(I21)는 퓨즈 신호(HITB1)를 반전시켜 낸드 게이트(ND21)에 출력한다. 인버터(I22)는 퓨즈 신호(HITB2)를 반전시켜 낸드 게이트(ND21)에 출력한다. 낸드 게이트(ND21)는 인버터(I21 및 I22)의 출력 신호를 논리 조합하여 출력 신호(OS1)를 생성한다. 인버터(I23)는 출력 신호(OS1)를 반전시켜 지연부(211)로 출력한다. 지연부(211)는 인 버터(I23)의 출력 신호를 인가받아 설정된 지연시간만큼 지연시켜 인버터(I24)로 출력한다. 인버터(I24)는 지연부(211)의 출력 신호를 반전 시켜 출력 신호(OS2)를 생성한다. 낸드 게이트(ND22)는 출력 신호(OS2)와 뱅크 액티브 신호(BACT)를 논리 조합하여 출력 신호(OS3)를 생성한다. 뱅크 액티브 신호(BACT)는 반도체 메모리 소자가 액티브 동작시 하이 상태를 갖고 프리차지 동작시 로우 상태를 갖는 신호이다.인버터(I25)는 출력 신호(OS3)를 반전시켜 인에이블 신호(HIT_EN)를 생성한다. 예를 들어, 퓨즈 신호(HITB1, HITB2) 중 적어도 하나가 로우 상태일 경우, 인에이블 신호 생성부(210)는 하이 레벨의 인에이블 신호(HIT_EN)를 생성한다. 또, 퓨즈 신호(HITB1, HITB2)가 모두 하이 상태일 경우에도 인에이블 생성부(210)는 하이 레벨의 인에이블 신호(HIT_EN)를 생성한다. 즉, 인에이블 신호(HIT_EN)는 액티브 동작시 하이 상태로 천이하고 프리차지 동작시 로우 레벨로 천이한다.

코딩 신호 출력부(220)는 다수의 낸드 게이트(ND23 및 ND24)를 포함한다. 낸드 게이트(ND23)는 퓨즈 신호(HITB1 및 HITB2)를 논리 조합하여 출력 신호(OS4)를 생성한다. 낸드 게이트(ND24)는 출력 신호(OS4)와 인에이블 신호(HIT_EN)를 논리 조합하여 코딩 신호(XHITRED1)를 생성한다. 예를 들어, 코딩 신호 출력부(220)는 인에이블 신호(HIT_EN)가 하이 상태이고 퓨즈 신호(HITB1, HITB2) 중 적어도 하나가 로우 상태일 경우, 로우 레벨의 코딩 신호(XHITRED1)를 생성한다. 또, 인에이블 신호(HIT_EN)가 하이 상태일 경우라도 퓨즈 신호(HITB1, HITB2)가 하이 상태일 때 하이 상태의 코딩 신호(XHITRED1)를 생성한다.

도 6은 도 2의 비교부(130)의 상세 블럭도이다. 퓨즈 신호(HITB1 내지 HITB2k)가 32개인 경우(즉, k는 16)를 예를 들어 설명하면 다음과 같다.

도 6을 참조하면, 비교부(130)는 다수의 비교 회로(131 내지 134)를 포함한다. 설명의 간략화를 위해 다수의 비교 회로(131 내지 134) 각각의 입력 신호와 출력 신호를 아래의 표로서 나타낸다.

	입력되는 퓨즈 신호	출력되는 제1 , 제2 비교 신호
비교 회로(131)	HITB1, HITB3, HITB5, HITB7, HITB9, HITB11, HITB13, HITB15	NXEB1, NXE1
비교 회로(132)	HITB2, HITB4, HITB6, HITB8, HITB10, HITB12, HITB14, HITB16	NXEB2, NXE2
비교 회로(133)	HITB17, HITB19, HITB21, HITB23, HITB25, HITB27, HITB29, HITB31	NXEB3, NXE3
비교 회로(134)	HITB18, HITB20, HITB22, HITB24, HITB26, HITB28, HITB30, HITB32	NXEB4, NXE4

비교 회로(131)는 입력되는 퓨즈 신호(HITB1, HITB3, HITB5, HITB7, HITB9, HITB11, HITB13, HITB15) 중 적어도 하나가 로우 레벨일 경우, 하이 레벨의 제1 비교 신호(NXEB1)와 로우 레벨의 제2 비교 신호(NXE1)를 생성한다. 비교 회로(132)는 입력되는 퓨즈 신호(HITB2, HITB4, HITB6, HITB8, HITB10, HITB12, HITB14, HITB16) 중 적어도 하나가 로우 레벨일 경우, 하이 레벨의 제1 비교 신호(NXEB2)와 로우 레벨의 제2 비교 신호(NXE2)를 생성한다. 비교 회로(133)는 입력되는 퓨즈 신호(HITB17, HITB19, HITB21, HITB23, HITB25, HITB27, HITB29, HITB31) 중 적어도 하나가 로우 레벨일 경우, 하이 레벨의 제1 비교 신호(NXEB3)와 로우 레벨의 제2 비교 신호(NXE3)를 생성한다. 비교 회로(134)는 입력되는 퓨즈 신호(HITB18, HITB20, HITB22, HITB24, HITB26, HITB28, HITB30, HITB32) 중 적어도 하나가 로우 레벨일 경우, 하이 레벨의 제1 비교 신호(NXEB4)와 로우 레벨의 제2 비교 신호(NXE4)를 생성한다.

도 7은 도 6의 비교 회로(130)의 상세 회로도이다.

다수개의 비교 회로(131 내지 134)는 구성 및 동작이 유사하므로, 하나의 비교 회로(131)를 예를 들어 설명하면 다음과 같다.

도 7을 참조하면, 비교 회로(131)는 다수의 낸드 게이트(ND41 내지 ND43) 와 다수의 인버터(I41 내지 I43)를 포함한다. 낸드 게이트(ND41)는 다수의 퓨즈 신호(HITB1, HITB3, HITB5, 및 HITB7)를 논리 조합하여 출력 신호(QA1)를 생성한다. 인버터(I41)는 출력 신호(QA1)를 반전시켜 낸드 게이트(ND43)로 출력한다. 낸드 게이트(ND42)는 다수의 퓨즈 신호(HITB9, HITB11, HITB13, 및 HITB15)를 논리 조합하여 출력 신호(QA2)를 생성한다. 인버터(I42)는 출력 신호(QA2)를 반전시켜 낸드 게이트(ND43)로 출력한다. 낸드 게이트(ND43)는 인버터(I41)의 출력 신호와 인버터(I42)의 출력 신호를 논리 조합하여 제1 비교 신호(NXEB1)를 생성한다. 인버터(I43)는 제1 비교 신호(NXEB1)를 반전시켜 제2 비교 신호(NXE1)를 생성한다.

도 8은 도 2의 구동 신호 발생 회로(141)의 상세 블럭도이다.

구동 신호 발생 회로(141)는 제1 인에이블부(EN1)와 제2 인에이블부(EN2) 및 다수의 구동 신호 발생기(DR1 내지 DR2k)를 포함한다. 제1 및 제2 인에이블부(EN1 및 EN2)는 구성 및 동작이 동일하다. 제1 및 제2 인에이블부(EN1 및 EN2)에서 각각 생성되는 리던던시 워드라인 인에이블 신호(RWLEN)를 상위 뱅크를 제어하는 다수의 구동 신호 발생기(DR1 내지 DRk)와 하위 뱅크를 제어하는 다수의 구동 신호 발생기(DRk+1 내지 DR2k)로 구분하여 출력한다. 이는 제1 및 제2 인에이블부(EN1 및 EN2)를 각각 배치함으로써, 상위 뱅크에 대응하는 구동 신호 발생기(DR1 내지 DRk)와 하위 뱅크에 대응하는 구동 신호 발생기(DRk+1 내지 DR2k)를 구동시킬 때, 배선길이의 차이에 의한 리던던시 워드라인 인에이블 신호(RWLEN)의 딜레이를 감소시키기 위함이다. 반도체 메모리 소자의 면적을 더욱 감소시키기 위하여 하나의 인에에블부를 사용할 수도 있다.

제1 인에이블부(EN1)는 제1 비교 신호(NXEB3 및 NXEB4)와 제2 비교 신호(NXE1 및 NXE2)와 인에이블 제어 신호(XED), 및 디코딩 인에이블 신호(XDEC_EN)에 응답하여 리던던시 워드라인 인에이블 신호(RWLEN)를 생성한다. 인에이블 제어 신호(XED)와 디코딩 인에이블 신호(XDEC_EN)는 반도체 메모리 소자의 액티브 동작시 하이 상태를 갖고 프리차지 동작시 로우 상태를 갖는 신호이다.

다수의 구동 신호 발생기(DR1 내지 DR2k)는 워드라인 오프 신호(WLOFF)에 응답하여 초기화되고, 리던던시 워드라인 인에이블 신호(RWLEN)와 코딩신호(XHITRED1 내지 XHITREDk)에 각각 응답하여 리던던시 워드라인 구동 신호(RMWLb1 내지 RMWLb2k)를 생성한다. 예를 들어, 구동 신호 발생기(DR1)와 구동 신호 발생기(DRk+1)는 리던던시 워드라인 인에이블 신호(RWLEN)와 코딩신호(XHITRED1)에 응답하여 리던던시 워드라인 구동 신호(RMWLb1)를 생성하고, 구동 신호 발생기(DRk)와 구동 신호 발생기(DR2k)는 리던던시 워드라인 인에이블 신호(RWLEN)와 코딩신호(XHITREDk)에 응답하여 워드라인 구동 신호(RMWLb2k)를 생성한다. 예를 들어, 리던던시 워드라인 인에이블 신호(RWLEN)가 하이 레벨로 인가되고, 코딩 신호(XHITRED1)는 로우 상태이고 나머지 코딩 신호(XHITRED2 내지 XHITREDk)는 하이 상태일 경우 구동 신호 발생기(DR1)는 로우 레벨의 리던던시 워드라인 구동 신호(RMWLb1)를 생성하고, 구동 신호 발생기(DR2 내지 DR2k)는 하이 레벨의 리던던시 워드라인 구동 신호들(RMWLb2 내지 RMWLb2k)을 생성한다. 로우 레벨의 리던던시 워드라인 구동 신호(RMWLb1)는 리던던시 워드라인 구동기(미도시)가 해당하는 리던던시 워드라인을 활성화시키도록 제어한다.

도 9는 도 8의 제1 인에이블부(EN1)의 상세 회로도이다.

제1 및 제2 인에이블부(EN1 및 EN2)는 구조 및 동작이 동일하므로, 제1 인에이블부(EN1)를 예를 들어 설명하도록 한다.

인에이블부(EN1)는 논리 조합부(141A)와 인에이블 신호 생성부(141B)를 포함한다.

논리 조합부(141A)는 노어 게이트(NR61)와 낸드 게이트(ND61)를 포함한다. 노어 게이트(NR61)는 제1 비교 신호들(NXEB3 및 NXEB4)를 논리 조합하여 출력 신호(QS5)를 생성한다. 낸드 게이트(ND61)는 출력 신호(QS5)와 제2 비교 신호(NXE1 및 NXE2)를 논리 조합하여 조합 신호(QS6)를 생성한다.

인에이블 신호 생성부(141B)는 낸드 게이트(ND62 내지 ND63), 및 다수의 인버터(I61 및 I62)를 포함한다. 낸드 게이트(ND62)는 조합 신호(QS6)와 인에이블 제어 신호(XED)를 논리 조합하여 출력 신호(QS7)를 생성한다. 인버터(I61)는 출력 신호(QS6)를 반전시켜 낸드 게이트(ND63)로 출력한다. 낸드 게이트(ND63)는 인버터(I61)의 출력 신호와 디코더 인에이블 신호(XEDC_EN)를 논리 조합하여 출력 신호(QS8)를 생성한다. 인버터(I62)는 출력 신호(QS8)를 반전시켜 리던던시 워드라인 인에이블 신호(RWLEN)를 생성한다.

예를 들어, 하이 레벨의 디코더 인에이블 신호(XDEC_EN)와 하이 레벨의 인에이블 제어 신호(XED)와 로우 레벨의 제1 비교 신호들(NXEB3 및 NXEB4)과 로우 레벨의 제2 비교 신호(NXE1) 및 하이 레벨의 제2 비교 신호(NXE2)가 인가될 경우, 하이 레벨의 리던던시 워드라인 인에이블 신호(RWLEN)가 생성된다.

도 10은 도 8의 구동 신호 발생기(DR1)의 상세 회로도이다.

다수의 구동 신호 발생기(DR1 내지 DR2k)는 구성 및 동작이 유사하므로 하나의 구동 신호 발생기(DR1)를 예를 들어 설명한다.

구동 신호 발생기(DR1)는 내부 신호 발생부(411) 및 래치(412)를 포함한다.

내부 신호 발생부(411)는 PMOS 트랜지스터(P61 및 P62), 다수의 NMOS 트랜지스터(N61 내지 N63) 및 인버터(I64)를 포함한다. PMOS 트랜지스터(P61)는 전원 전압(VPP)과 노드(QB1) 사이에 연결되고 노드(QB2)의 전압에 응답하여 턴온되거나 턴오프된다. PMOS 트랜지스터(P62)는 전원 전압(VPP)과 노드(QB2) 사이에 연결되고 노드(QB1)의 전압에 응답하여 턴온되거나 턴오프된다. 인버터(I64)는 코딩 신호(XHITRED1)를 반전시켜 NMOS 트랜지스터(N62)의 게이트에 출력한다. NMOS 트랜지스터(N61)와 NMOS 트랜지스터(N62)는 노드(QB1)와 접지 전압(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(N61)는 리던던시 워드라인 인에이블 신호(RWLEN)에 응답하여 턴온되거나 턴오프된다. NMOS 트랜지스터(N62)는 인버터(I62)의 출력 신호 즉, 반전된 코딩 신호(XHITRED1)에 응답하여 턴온되거나 턴오프된다. 따라서, NMOS 트랜지스터(N61)와 NMOS 트랜지스터(N62)가 동시에 턴온될때, 노드(QB1)는 접지 전압(VSS)와 연결된다. NMOS 트랜지스터(N63)는 노드(QB2)와 접지 전압(VSS) 사이에 연결된다. NMOS 트랜지스터(N63)는 워드라인 오프 신호(WLOFF)에 응답하여 턴온되거나 턴오프되어, 노드(QB2)를 접지 전압(VSS)과 연결하거나 분리한다. 따라서, 내부 신호 발생부(411)는 노드(QB2)의 전압 레벨을 내부 신호로 하여 출력한다.

래치(412)는 인버터(I63) 및 NMOS 트랜지스터(N64)를 포함한다. 인버터(I63)는 노드(QB2)의 신호를 반전시켜 노드(QB3)로 출력한다. NMOS 트랜지스터(N64)는 노드(QB2)와 접지 전압(VSS) 사이에 연결된다. NMOS 트랜지스터(N64)는 노드(QB3)의 신호(RMWLb1)에 응답하여 턴온되어 노드(QB2)와 접지 전압(VSS)을 연결한다. 노드(QA3)의 신호는 리던던시 워드라인 구동 신호(RMWLb1)로 출력된다.

이를 좀 더 상세하게 설명하면, 구동 신호 발생기(DR1)의 NMOS 트랜지스터(N63)는 일정시간 동안 하이 레벨로 인가되는 워드라인 오프 신호(WLOFF)에 응답하여 턴온되어 노드(QB2)를 로우 레벨로 디스차지 시킨다. 그 후, 리던던시 워드라인 인에이블 신호(RWLEN)가 하이 레벨로 인가되고, 코딩 신호(XHITRED1)가 로우 레벨로 인가되면, NMOS 트랜지스터(N61)과 NMOS 트랜지스터(N62)가 동시에 턴온되어 노드(QB1)는 로우 레벨로 디스차지 된다. 이로 인하여 PMOS 트랜지스터(P62)가 턴온되어 노드(QB2)는 하이 레벨로 차지된다. 하이 레벨의 노드(QB2)의 신호는 래치(412)의 인버터(I63)에 의해 반전되어 로우 레벨의 리던던시 워드라인 구동 신호(RMWLB1)로 출력된다.

도 11은 도 2의 제어 신호 발생 회로(142)의 상세 블럭도이다.

도 11을 참조하면, 제어 신호 발생 회로(142)는 인에이블 회로(421) 및 다수의 워드라인 제어 신호 발생기(FX1 내지 FX8)를 포함한다. 인에이블 회로(421)는 제1 비교 신호(NXEB1 내지 NXEB4)와 디코더 인에이블 신호(XDEC_EN) 및 어드레스 신호(LAX3<0> 및 LAX3<1>)에 응답하여 제1 제어 신호(BAX1) 및 제2 제어 신호(BAX2)를 생성한다. 예를 들어, 인에이블 신호(XDEC_EN)에 제1 비교 신호(NXEB1 내지 NXEB4) 중 적어도 하나가 로우 상태로 인가되고, 하이 레벨의 어드레스 신호(LAX3<0>)와 로우 레벨의 어드레스 신호(LAX3<1>)와 하이 상태의 디코더 인에이블 신호(XDEC_EN)가 인가되면, 하이 상태의 제1 제어 신호(BAX1) 및 로우 상태의 제2 제어 신호(BAX2)가 생성된다. 다른 예로, 인에이블 신호(XDEC_EN)에 제1 비교 신호(NXEB1 내지 NXEB4) 중 적어도 하나가 로우 상태로 인가되고, 로우 레벨의 어드레스 신호(LAX3<0>)와 하이 레벨의 어드레스 신호(LAX3<1>)와 하이 상태의 디코더 인에이블 신호(XDEC_EN)가 인가되면, 로우 상태의 제1 제어 신호(BAX1) 및 하이 상태의 제2 제어 신호(BAX2)가 생성된다.

다수의 워드라인 제어 신호 발생기(FX1 내지 FX8)는 제1 제어 신호(BAX1) 또는 제2 제어 신호(BAX2)와 어드레스 신호(LA1 내지 LA4)에 각각 응답하여 워드라인 제어 신호(FXB1 내지 FXB8)를 각각 생성한다. 예를 들어, 제1 제어 신호(BAX1)는 하이 상태, 어드레스 신호(LA1)는 하이 상태, 및 나머지 어드레스 신호(LA2 내지 LA4)는 로우 상태로 인가되면, 워드라인 제어 신호(FXB1)는 로우 상태로 출력되고 나머지 워드라인 제어 신호(FXB2 내지 FXB8)는 하이 상태로 출력된다. 다른 예를 들어, 제2 제어 신호(BAX2)는 하이 상태, 어드레스 신호(LA4)는 하이 상태, 및 나머지 어드레스 신호(LA1 내지 LA3)는 로우 상태로 인가되면, 워드라인 제어 신호(FXB8)는 로우 상태로 출력되고 나머지 워드라인 제어 신호(FXB1 내지 FXB7)는 하이 상태로 출력된다.

도 12는 도 11의 인에이블 회로(421)의 상세 회로도이다.

인에이블 회로(421)는 논리 조합부(421A)와 제1 제어 신호 생성부(421B) 및 제2 제어 신호 생성부(421C)를 포함한다.

논리 조합부(421A)는 노어 게이트(NR62 및 NR63)를 포함한다. 노어 게이트(NR62)는 제1 비교 신호(NXEB1) 및 제1 비교 신호(NXEB3)를 논리 조합하여 출력 신호(QC1)를 생성한다. 노어 게이트(NR63)는 제1 비교 신호(NXEB2) 및 제1 비교 신호(NXEB4)를 논리 조합하여 출력 신호(QC2)를 생성한다.

제1 제어 신호 생성부(421B)는 낸드 게이트(ND64, ND66, 및 ND68)와 인버터(I64)를 포함한다. 낸드 게이트(ND64)는 어드레스 신호(LAX3<0>)와 출력 신호(QC2)를 논리 조합한다. 낸드 게이트(ND66)는 낸드 게이트(ND64)의 출력 신호와 출력 신호(QC1)를 논리 조합하여 출력 신호(QC3)를 생성한다. 낸드 게이트(ND68)는 출력 신호(QC3)와 디코더 인에이블 신호(XDEC_EN)를 논리 조합한다. 인버터(I64)는 낸드 게이트(ND68)의 출력 신호를 반전시켜 제1 제어 신호(BAX1)를 생성한다.

제2 제어 신호 생성부(421C)는 낸드 게이트(ND65, ND67, 및 ND69)와 인버터(I65)를 포함한다. 낸드 게이트(ND65)는 어드레스 신호(LAX3<1>)와 출력 신호(QC1)를 논리 조합한다. 낸드 게이트(ND67)는 낸드 게이트(ND65)의 출력 신호와 출력 신호(QC2)를 논리 조합하여 출력 신호(QC4)를 생성한다. 낸드 게이트(ND69)는 출력 신호(QC4)와 디코더 인에이블 신호(XDEC_EN)를 논리 조합한다. 인버터(I65)는 낸드 게이트(ND69)의 출력 신호를 반전시켜 제2 제어 신호(BAX2)를 생성한다.

예를 들어, 제1 비교신호(NXEN1)는 하이 상태이고 나머지 제2 비교신호(NXEN2 내지 NXEB4)는 로우 상태이며, 어드레스 신호(LAX3<0>)는 하이 상태이고 어드레스 신호(LAX3<1>)는 로우 상태일 경우 제1 제어 신호(BAX1)는 하이 상태로 출력되고, 제2 제어 신호(BAX2)는 로우 상태로 출력된다. 다른 예로, 제1 비교신호(NXEN1)는 하이 상태이고 나머지 제2 비교신호(NXEN2 내지 NXEB4)는 로우 상태이며, 어드레스 신호(LAX3<0>)는 로우 상태이고 어드레스 신호(LAX3<1>)는 하이 상태일 경우 제1 제어 신호(BAX1)는 로우 상태로 출력되고, 제2 제어 신호(BAX2)는 하이 상태로 출력된다.

도 13은 도 11의 워드라인 제어 신호 발생기(FX1)의 상세 회로도이다.

다수의 워드라인 제어 신호 발생기(FX1 내지 FX8)는 구성 및 동작이 유사하므로 하나의 워드라인 제어 신호 발생기(FX1)를 예를 들어 설명한다.

워드라인 제어 신호 발생기(FX1)는 내부 신호 발생부(422) 및 래치(423)를 포함한다.

내부 신호 발생부(422)는 PMOS 트랜지스터(P63 및 P64), NMOS 트랜지스터(N65 내지 N67)를 포함한다. PMOS 트랜지스터(P63)는 전원 전압(VPP)과 노드(QD1) 사이에 연결되고 노드(QD2)의 전압에 응답하여 턴온되거나 턴오프된다. PMOS 트랜지스터(P64)는 전원 전압(VPP)과 노드(QD2) 사이에 연결되고 노드(QD1)의 전압에 응답하여 턴온되거나 턴오프된다. NMOS 트랜지스터(N65)와 NMOS 트랜지스터(N66)는 노드(QD1)와 접지 전압(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(N65)는 어드레스 신호(LA1)에 응답하여 턴온되거나 턴오프된다. NMOS 트랜지스터(N66)는 제1 제어 신호(BAX1)에 응답하여 턴온되거나 턴오프된다. 따라서, NMOS 트랜지스터(N65)와 NMOS 트랜지스터(N66)가 동시에 턴온될때, 노드(QD1)는 접지 전압(VSS)와 연결된다. NMOS 트랜지스터(N67)는 노드(QD2)와 접지 전압(VSS) 사이에 연결된다. NMOS 트랜지스터(N67)는 워드라인 오프 신호(WLOFF)에 응답하여 턴온되거나 턴오프되어, 노드(QD2)를 접지 전압(VSS)과 연결하거나 분리한다. 따라서, 내부 신호 발생부(422)는 노드(QD2)의 전압 레벨을 내부 신호로 하여 출력한다.

래치(423)는 인버터(I66) 및 NMOS 트랜지스터(N68)를 포함한다. 인버터(I66)는 노드(QD2)의 신호를 반전시켜 워드라인 제어 신호(FXB1)로 출력한다. NMOS 트랜지스터(N68)는 노드(QD2)와 접지 전압(VSS) 사이에 연결된다. NMOS 트랜지스터(N68)는 워드라인 제어 신호(FXB1)에 응답하여 턴온되어 노드(QD2)와 접지 전압(VSS)을 연결한다.

이를 좀 더 상세히 설명하면, 워드라인 제어 신호 발생기(FX1)의 NMOS 트랜지스터(N67)는 일정시간 동안 하이 레벨로 인가되는 워드라인 오프 신호(WLOFF)에 응답하여 턴온되어 노드(QD2)를 로우 레벨로 디스차지 시킨다. 그 후, 어드레스 신호(LA1)가 하이 레벨로 인가되고, 제1 제어 신호(BAX1)가 하이 레벨로 인가되면, NMOS 트랜지스터(N65)과 NMOS 트랜지스터(N66)가 동시에 턴온되어 노드(QD1)는 로우 레벨로 디스차지 된다. 이로 인하여 PMOS 트랜지스터(P64)가 턴온되어 노드(QD2)는 하이 레벨로 차지된다. 하이 레벨의 노드(QD2)의 신호는 래치(423)의 인버터(I66)에 의해 반전되어 로우 레벨의 워드라인 제어 신호(FXB1)로 출력된다.

다수의 워드라인 제어 신호(FXB1 내지 FXB8)는 로우 상태일 때, 인에이블된 워드라인 구동기가 상위 뱅크 또는 하위 뱅크의 해당 리던던시 워드라인을 선택하여 인에이블 시키도록 제어한다.

도 2 내지 도 13을 참조하여 결함 셀의 어드레스가 어드레스 신호(BLAX1)에 해당할 경우(예를 들어 LAX1<0>)를 예를 들어 리던던시 워드라인 선택 동작을 설명하면 다음과 같다.

먼저, 퓨즈부(110)에 어드레스 신호(BLAX1 내지 BLAX2k)가 인가되면 결함이 발생한 메모리 셀(미도시)이 연결된 워드라인을 리던던시 워드라인으로 대체하기 위한 퓨즈 신호(HITB1 내지 HITB2k)가 생성된다. 반도체 메모리 소자가 프리차시 모드일 때, 퓨즈셋(FU1)의 전압 풀업부(101)는 로우 레벨의 뱅크 액티브 신호(BACT)에 의해 노드(Q1)를 하이 레벨로 프리차지 한다. 퓨즈 신호 출력부(104)는 하이 레벨의 노드(Q1)의 신호와 로우 레벨의 테스트 신호(TM_XYRST)에 응답하여 로우 레벨의 퓨즈 신호(HITB1)를 출력한다. 반도체 메모리 소자가 액티브 모드일 때, 퓨즈셋(FU1)의 전압 풀업부(101)는 하이 레벨의 액티브 신호(BACT) 신호에 응답하여 전원 전압(VDD)과 노드(Q1)을 분리한다. 그 후 인가되는 어드레스 신호(LAX1<0>)에 응답하여 NMOS 트랜지스터(N1)이 턴온되나 퓨즈(F1)에 의해 노드(Q1)는 계속 하이 레벨로 유지된다. 따라서, 로우 레벨의 퓨즈 신호(HITB1)가 출력된다. 퓨즈셋(FU2 내지 FU2k)은 어드레스 신호(BLAX2 내지 BLAX2k)에 응답하여 하이 레벨의 퓨즈 신호(HITB2 내지 HITB2k)를 각각 출력한다.

코딩 신호 발생 발생부(120)는 출력된 퓨즈 신호(HITB1 내지 HITB2k)를 코딩하여 신호수가 줄어든 코딩 신호(XHITRED1 내지 XHITREDk)를 출력한다. 예를 들어 코딩 회로(CD1)는 로우 레벨의 퓨즈 신호(HITB1)와 하이 레벨의 퓨즈 신호(HITB2)를 입력받아 뱅크 액티브 신호(BACT)에 응답하여 코딩하고, 로우 레벨의 코딩 신호(XHITRED1)를 출력한다. 이때 나머지 퓨즈 신호(HITB3 내지 HITB2k)는 하이 상태 이므로, 코딩 신호 발생 발생부(120)는 하이 레벨의 코딩 신호(XHITRED2 내지 XHITREDk)를 출력한다.

비교부(130)는 퓨즈 신호(HITB1 내지 HITB2k) 입력받아 논리 조합하여 제1 비교 신호(NXEB1 내지 NXEBM)와 제2 비교 신호(NXE1 내지 NXEM)를 생성한다. 이때, 퓨즈 신호(HITB1)는 로우 상태이고, 나머지 퓨즈 신호(HITB2 내지 HITB2k)는 하이 상태이므로, 제1 비교 신호(NXEB1)는 하이 상태로 출력되고 제1 비교 신호(NXEB2 내지 NXEBM)는 로우 상태로 출력된다.

제어 신호 발생 회로(142)는 제1 비교 신호(NXEB1 내지 NXEBM)를 입력받아 어드레스 신호(LAX3<0:1>)에 응답하여 워드라인 제어 신호(FXB1 내지 FXB2M)를 생성한다. 제1 비교 신호(NXEB1 내지 NXEBM)가 4개인 경우 즉, 제1 비교 신호(NXEB1 내지 NXEB4)를 예를 들어 설명하면 다음과 같다.

제어 신호 발생 회로(142)의 인에이블 회로(421)는 하이 상태의 제1 비교 신호(NXEB1)와 로우 상태의 제1 비교 신호(NXEB2 내지 NXEB4), 하이 상태의 어드레스 신호(LAX3<0>와 로우 상태의 어드레스 신호(LAX3<1>)에 응답하여 하이 상태의 제1 제어 신호(BAX1) 및 로우 상태의 제2 제어 신호(BAX2)를 생성한다.

워드라인 제어 신호 발생기(FX1 내지 FX8)는 제1 제어 신호(BAX1) 및 제2 제어 신호(BAX2)와 하이 상태의 어드레스 신호(LA1 내지 LA4)를 각각 입력받아 로우 레벨의 워드라인 제어 신호(FXB1 내지 FXB4)와 하이 레벨의 워드라인 제어 신호(FXB5 내지 FXB8)를 생성한다.

구동 신호 발생 회로(141)의 제1 및 제2 인에이블부(EN1 및 EN2)는 제1 비교 신호(NXEB1 내지 NXEM)중 일부(예를 들어, NXEB3 및 NXEB4)와 제2 비교 신호(NXE1 및 NXEM) 중 일부(예를 들어, NXE1 및 NXE2)를 논리 조합하고, 하이 상태의 인에이블 제어 신호(XED)와 하이 상태의 디코더 인에이블 신호(XDEC_EN)에 응답하여 하이 레벨의 리던던시 워드라인 인에이블 신호(RWLEN)를 생성한다.

다수의 구동 신호 발생기(DR1 내지 DR2k)는 제1 및 제2 인에이블부(EN1 및 EN2)에서 출력되는 하이 상태의 리던던시 워드라인 인에이블 신호(RWLEN)와, 다수의 코딩 신호(XHITRED1 내지 XHITREDk)를 각각 입력받아 리던던시 워드라인 구동 신호(RMWLb1 내지 RMWLb2k)를 각각 출력한다. 이때, 로우 상태의 코딩 신호(XHITRED1)와 하이 상태의 코딩신호들(XHITRED1 내지 XHITREDk)에 의해 로우 상태의 리던던시 워드라인 구동 신호(RMWLb1 및 RMWLbk+1)와 하이 상태의 리던던시 워드라인 구동 신호들(RMWLb2 내지 RMWLbk 및 RMWLbk+2 내지 RMWLb2k)이 출력된다.

로우 레벨의 워드라인 제어 신호(FXB1)와 로우 상태의 리던던시 워드라인 구동 신호(RMWLb1)는 리던던시 워드라인 구동기를 활성화시켜 상위 뱅크의 해당 리던던시 워드라인을 인에이블시킨다. 반면, 로우 상태의 리던던시 워드라인 구동 신호(RMWLbk+1)에 의해 인에이블된 리던던시 워드라인 구동기는 하이 상태의 워드라인 제어 신호(FXB5)에 의하여 하위 뱅크의 해당 리던던시 워드라인을 디스에이블 시킨다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명의 일실시 예에 따르면, 다수개의 퓨즈 신호에 기초하여 코딩 신호를 생성할 때 코딩신호의 수를 퓨즈 신호수보다 줄임으로써 코딩 신호를 전송하는 글로벌 라인의 수를 줄이고, 퓨즈 신호에 기초한 비교 신호를 이용하여 구동 신호 발생 회로를 제어함으로써 구동 신호 발생 회로 내의 인에이블부의 수를 감소시켜 반도체 메모리 소자의 집적도를 향상시킬 수 있다.

Claims

다수의 퓨즈셋을 포함하고, 상기 다수의 퓨즈셋은 제1 어드레스 신호들에 각각 응답하여 다수의 퓨즈 신호들을 각각 출력하는 퓨즈부;

뱅크 액티브 신호에 응답하여 상기 다수의 퓨즈 신호들을 코딩하고, 상기 다수의 퓨즈 신호들의 수보다 작은 수의 코딩 신호들을 생성하는 코딩 신호 발생부;

상기 다수의 퓨즈 신호들을 논리조합하여 다수의 제1 비교 신호들 및 제2 비교 신호들을 생성하는 비교부; 및

상기 코딩 신호들과 상기 다수의 제1 비교신호들 중 일부와 상기 다수의 제2 비교 신호들 중 일부에 응답하여 다수의 리던던시 워드라인 구동 신호들을 생성하고, 상기 다수의 제1 비교신호들에 응답하여 다수의 워드라인 제어 신호들을 생성하는 구동 회로 제어부를 포함하고,

상기 리던던시 워드라인 구동 신호들의 수는 상기 다수의 퓨즈 신호들의 수와 동일한 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 1 항에 있어서,

상기 코딩 신호 발생부는 다수의 코딩 회로들을 포함하며, 상기 다수의 코딩 회로들 각각은 상기 다수의 퓨즈 신호들 중 각각 두 개의 퓨즈 신호를 인가받아 상기 코딩 신호들 중 하나를 생성하는 반도체 메모리 소자의 워드라인 구동 신호 발 생 회로.
제 2 항에 있어서, 상기 다수의 코딩 회로들 각각은

상기 두 개의 퓨즈 신호들과 상기 뱅크 액티브 신호를 논리조합하여 인에이블 신호로 출력하는 인에이블 신호 생성부; 및

상기 두 개의 퓨즈 신호과 상기 인에이블 신호를 논리조합하여 상기 코딩 신호 신호들 중 하나로 출력하는 코딩 신호 출력부를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 1 항에 있어서,

상기 비교부는 다수의 비교 회로들을 포함하고,

상기 비교 회로들 각각은 상기 다수의 퓨즈 신호들 중 일부를 논리 조합하여 상기 제1 비교 신호들 중 하나와 상기 제2 비교 신호 중 하나를 생성하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 4 항에 있어서, 상기 비교 회로들 각각은

입력되는 상기 다수의 퓨즈 신호들 중 적어도 하나가 로우 레벨이면, 상기 제1 비교 신호들 중 하나를 하이 레벨로 생성하고 상기 제2 비교 신호 중 하나를 로우 레벨로 생성하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 1 항에 있어서, 상기 구동 회로 제어부는

상기 코딩 신호들과, 상기 제1 및 제2 비교 신호들 중 일부에 응답하여 상기 다수의 퓨즈 신호들의 수와 동일한 상기 리던던시 워드라인 구동 신호들을 생성하는 구동 신호 발생 회로; 및

디코더 인에이블 신호와 인에이블 제어 신호와 상기 다수의 제1 비교신호들에 응답하여 상기 다수의 워드라인 제어 신호들을 생성하는 제어 신호 발생 회로를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 6 항에 있어서, 상기 구동 신호 발생 회로는

상기 제1 비교 신호들 중 일부와 상기 제2 비교 신호들 중 일부와 상기 디코더 인에이블 신호 및 상기 인에이블 제어 신호에 응답하여 제1 리던던시 워드라인 인에이블 신호를 생성하는 제1 인에이블부;

상기 제1 비교 신호들 중 일부와 상기 제2 비교 신호들 중 일부와 상기 디코더 인에이블 신호 및 상기 인에이블 제어 신호에 응답하여 제2 리던던시 워드라인 인에이블 신호를 생성하는 제2 인에이블부;

상기 제1 리던던시 워드라인 인에이블 신호와 상기 코딩 신호들에 각각 응답하여 상기 다수의 리던던시 워드라인 구동 신호들을 각각 생성하는 제1 구동 신호 발생기들; 및

상기 제2 리던던시 워드라인 인에이블 신호와 상기 코딩 신호들에 각각 응답하여 상기 다수의 리던던시 워드라인 구동 신호들을 각각 생성하는 제2 구동 신호 발생기들을 포함하며,

반도체 메모리 소자의 액티브 동작 및 프리차지 동작시, 상기 디코더 인에이블 신호와 상기 인에이블 제어 신호의 로직 레벨이 변경되는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 7 항에 있어서, 상기 제1 및 상기 제2 인에이블부 각각은

상기 제1 비교 신호들 중 일부와 상기 제2 비교 신호들 중 일부를 논리 조합하여 조합 신호를 생성하는 논리 조합부; 및

상기 조합 신호와 상기 인에이블 제어 신호와 상기 디코더 인에이블 신호를 논리 조합하여 상기 제1 또는 제2 리던던시 워드라인 인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 8 항에 있어서, 상기 논리 조합부는

상기 제1 비교 신호들 중 일부를 논리 조합하는 노어 게이트; 및

상기 노어 게이트의 출력 신호와 상기 제2 비교 신호들 중 일부를 논리 조합하여 상기 조합 신호를 생성하는 낸드 게이트를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 8 항에 있어서, 상기 인에이블 신호 생성부는

상기 조합 신호와 상기 인에이블 제어 신호를 논리 조합하는 제 1 낸드 게이트;

상기 제 1 낸드 게이트의 출력 신호를 반전시키는 제 1 인버터;

상기 제 1 인버터의 출력 신호와 상기 디코더 인에이블 신호를 논리 조합하는 제 2 낸드 게이트; 및

상기 제 2 낸드 게이트의 출력 신호를 반전시켜 상기 제1 또는 제2 리던던시 워드라인 인에이블 신호로 출력하는 제 2 인버터를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 6 항에 있어서, 상기 제1 및 제2 구동 신호 발생기들 각각은

워드라인 오프 신호에 응답하여 초기화되고, 상기 코딩 신호들 중 하나와 상 기 제1 또는 제2 리던던시 워드라인 인에이블 신호에 응답하여 내부 신호를 생성하는 내부 신호 발생부; 및

상기 내부 신호를 래치하고 반전시켜 상기 다수의 리던던시 워드라인 구동 신호 중 하나로 출력하는 래치를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 6 항에 있어서, 상기 제어 신호 발생 회로는

상기 제1 어드레스 신호들 중 일부와 상기 제 1 비교 신호들과 상기 디코더 인에이블 신호에 응답하여 제1 및 제2 제어 신호를 생성하는 인에이블 회로;

상기 제1 제어 신호와 제2 어드레스 신호들에 각각 응답하여 상기 다수의 워드라인 제어 신호들을 각각 생성하는 제1 워드라인 제어 신호 발생기들; 및

상기 제2 제어 신호와 상기 다수의 제2 어드레스 신호들에 각각 응답하여 상기 다수의 워드라인 제어 신호들을 각각 생성하는 제2 워드라인 제어 신호 발생기들을 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 12 항에 있어서, 상기 인에이블 회로는

상기 제 1 비교 신호들을 논리 조합하여 제 1, 2 출력 신호를 생성하는 논리 조합부;

상기 제1, 제2 출력 신호와, 상기 제1 어드레스 신호들 중 하나와, 상기 디코더 인에이블 신호를 논리 조합하여 상기 제1 제어 신호를 출력하는 제1 제어 신호 발생부; 및

상기 제1, 제2 출력 신호와, 상기 제1 어드레스 신호 중 다른 하나와, 상기 디코더 인에이블 신호를 논리 조합하여 상기 제2 제어 신호를 출력하는 제2 제어 신호 발생부를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 13 항에 있어서, 상기 논리 조합부는

상기 다수의 제1 비교 신호들 중 일부를 논리 조합하여 상기 제1 출력 신호를 생성하는 제1 노어 게이트; 및

상기 다수의 제1 비교 신호들 중 나머지 일부를 논리 조합하여 상기 제2 출력 신호를 생성하는 제2 노어 게이트를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 13 항에 있어서, 상기 제1 제어 신호 발생부는

상기 제1 어드레스 신호들 중 하나와 상기 제2 출력 신호를 논리 조합하는 제1 낸드 게이트;

상기 제1 낸드 게이트의 출력 신호와 상기 제1 출력 신호를 논리 조합하는 제2 낸드 게이트;

상기 제2 낸드 게이트의 출력 신호와 상기 디코더 인에이블 신호를 논리 조합하는 제3 낸드 게이트; 및

상기 제3 낸드 게이트의 출력 신호를 반전시켜 상기 제1 제어 신호로 출력하는 인버터를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 13 항에 있어서, 상기 제2 제어 신호 발생부는

상기 제2 어드레스 신호 중 다른 하나와 상기 제1 출력 신호를 논리 조합하는 제1 낸드 게이트;

상기 제1 낸드 게이트의 출력 신호와 상기 제2 출력 신호를 논리 조합하는 제2 낸드 게이트;

상기 제2 낸드 게이트의 출력 신호와 상기 디코더 인에이블 신호를 논리 조합하는 제3 낸드 게이트; 및

상기 제3 낸드 게이트의 출력 신호를 반전시켜 상기 제2 제어 신호로 출력하는 인버터를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.
제 12 항에 있어서, 상기 제1 및 제2 워드라인 제어 신호 발생기들 각각은

워드라인 오프 신호에 응답하여 초기화되고, 상기 어드레스 신호 중 하나와 상기 제1 또는 제2 제어 신호들에 응답하여 내부 신호를 생성하는 내부 신호 발생부; 및

상기 내부 신호를 래치한 후 반전시켜 상기 다수의 워드라인 제어 신호들 중 하나로 출력하는 래치를 포함하는 반도체 메모리 소자의 워드라인 구동 신호 발생 회로.