KR101124250B1 - 퓨즈 회로와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 퓨즈(fuse)를 사용하여 다양한 회로 동작을 수행하는 퓨즈 회로에 관한 것으로, 퓨즈의 컷팅 여부에 따라 제1 노드에 전류 경로를 형성하기 위한 퓨즈부, 테스트신호에 응답하여 상기 제1 노드의 전위 레벨을 제어하기 위한 구동전류 제어부, 및 상기 제1 노드의 전위 레벨에 응답하여 퓨즈상태신호를 출력하기 위한 출력부를 구비하는 퓨즈 회로를 제공한다.
퓨즈 회로, 리던던시를 위한 퓨즈 회로, 반도체 장치, 리페어.

Description

퓨즈 회로와 그의 구동 방법{FUSE CIRCUIT AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 퓨즈(fuse)를 사용하여 다양한 회로 동작을 수행하는 퓨즈 회로와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 장치는 원하는 동작을 수행하지 못하게 된다. 요즈음 반도체 장치의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 불량이 발생하며, 이와 같은 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 이를 보완하기 위하여 반도체 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던 시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
리페어 대상 메모리 셀에 대응하는 어드레스 정보는 리던던시를 위한 퓨즈 회로에 프로그래밍되며, 리던던시를 위한 퓨즈 회로는 이를 위하여 다수의 퓨즈(fuse)를 구비한다. 다시 말하면, 리던던시를 위한 퓨즈 회로는 프로그래밍된 어드레스 정보를 출력하며, 반도체 장치는 이 출력신호와 읽기 및 쓰기 동작시 인가되는 어드레스 정보를 비교하여 만약, 리페어 대상 메모리 셀이 액세스(access)되는 경우 리페어 대상 메모리 셀 대신 리던던시 메모리 셀이 액세스 되도록 동작을 수행한다.
참고로, 퓨즈를 프로그래밍하는 데에는 전기 컷팅 방식 또는 레이저 컷팅 방식 등이 있다. 여기서, 전기 컷팅 방식은 컷팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 일반적으로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단하기 때문에 전기 컷팅 방식보다 널리 사용되고 있다.
한편, 퓨즈는 위에서 설명한 리던던시를 위한 퓨즈 회로뿐 아니라 반도체 장치 전반에 걸쳐 여러 가지 동작을 수행하는데 사용된다. 예컨대, 퓨즈는 공정(process)에 대하여 민감하게 동작하는 정전압 발생회로에서 전압을 튜닝(tuning)하는데 사용되기도 하며, 테스트를 위한 제어 회로나 다양한 모드 선택 을 위한 제어 회로 등에서 다양하게 사용된다. 이하, 설명의 편의를 위하여 퓨즈를 이용하는 리던던시를 위한 퓨즈 회로를 일례로 설명하기로 한다.
도 1 은 기존의 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 리던던시를 위한 퓨즈 회로는 퓨즈부(110)와, 래칭부(130)와, 프리차징부(150), 및 버퍼링부(170)를 구비한다.
퓨즈부(110)는 퓨즈 인에이블신호(EN_ADD<0:3>)에 응답하여 퓨즈를 포함하는 전류 경로를 통해 흐르는 구동전류로 출력단인 공통노드(COM)를 구동하기 위한 것으로, 다수의 퓨즈(112), 및 다수의 스위칭부(114)를 구비한다.
다수의 퓨즈(112)는 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 것으로, 제0 내지 제3 퓨즈(F0, F1, F2, F3)를 구비한다. 그리고, 다수의 스위칭부(114)는 퓨즈 인에이블신호(EN_ADD<0:3>) 각각을 입력받아 해당 퓨즈를 포함하는 풀다운 전류 경로를 형성하기 위한 것으로, 제0 내지 제3 NMOS 트랜지스터(NM0, NM1, NM2, NM3)을 구비한다.
래칭부(130)는 제0 내지 제3 퓨즈 인에이블신호(EN_ADD<0:3>)에 응답하여 구동되는 공통노드(COM)의 전압 레벨에 따라 해당하는 논리 레벨 값을 래칭하기 위한 것으로, 제0 및 제1 인버터(INV0, INV1)를 구비한다.
프리차징부(150)는 래칭부(130)에 초기 논리 레벨 값을 설정해 주기 위한 것으로, 전원전압(VDD)단과 공통노드(COM) 사이에 소오스-드레인 경로가 형성되고 프리차징신호(PCGB)를 게이트로 입력받는 제0 PMOS 트랜지스터(PM0)를 구비한다. 여 기서, 프리차징신호(PCGB)는 반도체 장치의 액티브(active) 동작, 읽기(read) 동작, 또는 쓰기(write) 동작시 논리'로우(low)'에서 논리'하이(high)'로 천이하는 신호이다.
버퍼링부(170)는 래칭부(130)의 출력신호를 입력받아 퓨즈상태신호(INF_ADD)를 출력하기 위한 것으로, 두 개의 인버터(inverter)를 구비한다. 여기서, 퓨즈상태신호(INF_ADD)는 다수의 퓨즈(112)에 프로그래밍된 리페어 대상 메모리 셀의 어드레스 정보를 포함하고 있으며, 반도체 장치는 퓨즈상태신호(INF_ADD)에 응답하여 액세스되는 메모리 셀이 리페어 대상 메모리 셀인지에 대한 여부를 판단하게 된다.
이하, 설명의 편의를 위하여 제0 퓨즈(F0)가 컷팅된 경우와 컷팅되지 않은 경우에서 제0 퓨즈 인에이블신호(EN_ADD<0>)가 활성화됨에 따른 리던던시를 위한 퓨즈 회로의 동작을 살펴보기로 한다.
우선, 공통노드(COM)가 논리'로우'의 프리차징신호(PCGB)에 응답하여 프리차징 되기 때문에, 래칭부(130)는 논리'하이'를 래칭한다. 이후, 액티브 동작, 읽기 동작 또는 쓰기 동작시 프리차징신호(PCGB)가 논리'로우'에서 논리'하이'로 천이하고, 제0 퓨즈 인에이블신호(EN_ADD<0>)가 논리'하이'로 활성화되어 제0 NMOS 트랜지스터(NM0)는 턴 온(turn on)된다.
이때, 제0 퓨즈(F0)가 컷팅되지 않은 경우 공통노드(COM)와 접지 전원전압(VSS)단 사이에 풀다운 전류 경로가 형성되기 때문에 공통노드(COM)의 전압레벨은 제0 인버터(INV0)의 문턱 전압 값보다 낮아지게 되고 퓨즈상태신호(INF_ADD)는 논리'하이'가 된다. 이어서, 제0 퓨즈(F0)가 컷팅된 경우 공통노드(COM)는 래칭 부(130)에 의하여 논리'하이'를 유지하게 된다. 즉, 제1 구동부(INV1)에 의한 풀업 전류 경로가 형성되기 때문에 공통노드(COM)는 논리'하이'를 유지하게 되고 퓨즈상태신호(INF_ADD)는 논리'로우'가 된다.
위에서 설명한 바와 같이 퓨즈상태신호(INF_ADD)는 해당하는 퓨즈의 컷팅 여부에 따라 논리'로우' 또는 논리'하이'를 유지하며, 반도체 장치는 퓨즈상태신호(INF_ADD)를 바탕으로 리페어 대상 메모리 셀의 어드레스 정보를 제공받는다.
한편, 반도체 장치의 공정 기술이 나날이 발전함에 따라, 반도체 장치의 크기는 점점 작아지고 있다. 반도체 장치의 크기가 작아진다는 것은 회로를 구성하는 요소들 간의 간격이 줄어드는 것을 의미하며, 퓨즈와 퓨즈 사이의 간격 역시 줄어듦을 의미한다. 이렇게 퓨즈와 퓨즈 사이의 간격이 줄어들게 되면 퓨즈를 컷팅하기 위한 블로잉 공정시 아래와 같은 문제점을 야기한다.
즉, 컷팅 대상 퓨즈와 인접하게 배치된 퓨즈에는 블로잉 공정시 발생하는 충격 및 도전성 부산물에 의하여 손상 예컨대, 크랙이 발생한다. 물론, 크랙은 블로잉 공정 시에만 발생하는 것이 아니라 퓨즈와 퓨즈를 덮는 절연막 간의 응력(stress)이나 공정상의 오류로 발생하기도 한다. 퓨즈에 크랙이 발생하는 경우 가장 심각한 문제점은 컷팅되지 않아야 하는 퓨즈가 컷팅 된 것 같은 상황에 놓일 수 있다는 것이다. 이러한 상황은 반도체 장치로 하여금 오동작을 야기한다.
일반적으로 퓨즈에 발생하는 크랙은 세 가지로 분류된다. 첫 번째는 크랙 자체가 퓨즈의 불량을 야기시키는 불량 크랙이고, 두 번째는 크랙이 발생한 퓨즈가 환경과 시간에 따라 불량을 야기시키는 진행성 크랙이며, 세 번째는 퓨즈에 발생한 크랙의 정도가 약해서 반도체 장치의 수명 내에 불량을 야기하지 않는 프리 크랙(free crack)이다. 첫 번째 경우는 반도체 장치가 제품으로 출하되기 이전에 오동작을 유발하여 프로브 테스트(probe test)나 패키지 테스트(package test)와 같은 테스트 모드(test mode)에서 검출되기 때문에, 이를 보완 처리하거나 불량 처리하는 것이 가능하다. 하지만, 두 번째 경우는 제품이 출하되기 이전 수행되는 테스트 모드에서 검출되지 않아 정상 판정을 받을 수 있으며, 정상 판정을 받아 출하된 반도체 장치가 이후에 오동작을 유발하기 때문에 이 제품을 사용하는 소비자로부터 문제점이 제기될 수 있다.
도 2 는 도 1 의 퓨즈의 상태에 따른 공통노드(COM)의 전압 레벨 변화를 설명하기 위한 파형도이다.
도 1 과 도 2 를 참조하면, 퓨즈를 컷팅한 경우 공통노드(COM)는 제1 인버터(INV1)에 의하여 형성되는 풀업 전류 경로를 통해 흐르는 구동전류로 구동되어 높은 전압 레벨을 유지한다. 즉, 공통노드(COM)의 전압 레벨은 풀업 전류 경로를 통해 흐르는 구동전류에 의하여 결정된다. 그리고, 퓨즈를 컷팅하지 않은 경우 공통노드(COM)는 해당 퓨즈와 퓨즈에 연결된 NMOS 트랜지스터에 의하여 형성되는 풀다운 전류 경로를 통해 흐르는 구동전류로 구동되어 낮은 전압 레벨을 유지한다. 이때, 공통노드(COM)의 전압 레벨은 풀업 전류 경로를 통해 흐르는 구동전류와 풀다운 전류 경로를 통해 흐르는 구동전류에 의하여 결정된다.
도 2 에서는 퓨즈의 저항 값이 60K 를 기준으로 공통노드(COM)의 전압 레벨이 높아지거나 낮아지는 일례를 도시하였다. 즉, 퓨즈의 저항 값이 60K 보다 낮은 경우 공통노드(COM)는 프리차징된 전하가 방전되어 낮은 전압 레벨을 가지며, 퓨즈의 저항 값이 60K 보다 높은 경우 공통노드(COM)는 풀업 전류 경로를 통해 흐르는 구동전류로 인하여 높은 전압 레벨을 유지한다. 이어서, 공통노드(COM)의 전압 레벨은 퓨즈상태신호(INF_ADD)의 논리 레벨을 결정한다. 다시 말하면, 퓨즈의 컷팅 여부에 따라 퓨즈상태신호(INF_ADD)의 논리 레벨이 결정된다.
한편, 임의의 퓨즈는 위에서 설명한 바와 같이 크랙이 발생할 수 있으며, 이 경우 컷팅되지 않은 퓨즈의 저항 값이 환경과 시간에 따라 점점 높아지게 된다. 다시 말하면, 컷팅되지 않은 상태의 정상 퓨즈는 예컨대, 60K 보다 낮은 저항 값을 가져야만 한다. 만약, 퓨즈에 크랙이 발생하게 되면 크랙이 발생하지 않은 퓨즈의 저항 값 보다는 높겠지만 60K 보다 낮은 저항 값을 가지게 될 수 있다. 때문에, 크랙이 발생한 퓨즈는 테스트 모드에서 컷팅되지 않았다는 결과로 검출되며 정상 판정을 받게 된다. 하지만, 크랙이 발생한 퓨즈의 저항 값은 환경과 시간에 따라 60K 이상으로 높아질 수 있으며, 이때 반도체 장치는 컷팅되지 않은 퓨즈를 컷팅된 퓨즈로 인식하여 오동작을 수행하게 된다.
따라서, 컷팅되지 않은 퓨즈에 대하여 논리'하이'가 되어야 하는 퓨즈상태신호(INF_ADD)는 크랙으로 인하여 논리'로우'가 되며, 이러한 오동작으로 인한 반도체 장치의 신뢰도는 떨어지게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 퓨즈를 포함하는 전류 경로를 통해 흐르는 구동전류를 제어하여 크랙이 발생한 퓨즈를 검출할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
또한, 퓨즈를 포함하는 전류 경로를 통해 흐르는 구동전류를 조절하여 얻을 수 있는 테스트 결과를 통해 퓨즈 컷팅시 퓨즈에 가해져야만 하는 적절한 힘을 결정할 수 있는 반도체 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 퓨즈 회로는, 퓨즈의 컷팅 여부에 따라 제1 노드에 전류 경로를 형성하기 위한 퓨즈부; 테스트신호에 응답하여 상기 제1 노드의 전위 레벨을 제어하기 위한 구동전류 제어부; 및 상기 제1 노드의 전위 레벨에 응답하여 퓨즈상태신호를 출력하기 위한 출력부를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 퓨즈 회로는, 퓨즈의 컷팅 여부에 따라 제1 노드에 전류 경로를 형성하기 위한 퓨즈부; 상기 제1 노드를 래칭하여 퓨즈상태신호를 출력하기 위한 래칭부; 및 테스트신호에 응답하여 상기 래칭부에 인가되는 구동전류를 제어하기 위한 공급전류 제어부를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 퓨즈 회로의 구동 방법은, 테스트 모드 진입시 테스트 신호를 발생하는 단계; 제1 노드와 퓨즈를 통한 전류 경로를 형성하는 단계; 상기 테스트 신호에 응답하여 상기 제1 노드를 구동하는 단계; 및 상기 제1 노드의 전위를 버퍼링하여 상기 퓨즈의 상태를 검출하는 단계를 포함한다.
본 발명은 퓨즈를 포함하는 전류 경로를 통해 흐르는 구동전류를 조절하여 크랙이 발생한 퓨즈를 검출할 수 있으며, 이러한 검출 결과를 기반으로 크랙이 발생한 퓨즈를 보완하는 것이 가능하다. 이어서, 이러한 보완을 통해 퓨즈를 포함하는 회로의 신뢰성을 확보할 수 있으며, 리던던시를 위한 퓨즈 회로의 경우 안정적인 리페어 동작을 보장해 줄 수 있다.
또한, 본 발명과 같은 테스트 동작을 통해 퓨즈 컷팅시 퓨즈에 가해지는 적절한 힘을 판단할 수 있는 자료를 제공받음으로써, 퓨즈 컷팅을 더욱 빠르고 안정적으로 진행하는 것이 가능하다.
본 발명은 크랙이 발생한 퓨즈를 검출함으로써, 크랙으로 인한 반도체 장치의 오동작을 방지할 수 있는 효과를 얻을 수 있다.
또한, 이를 리던던시를 위한 퓨즈 회로에 이용하는 경우 크랙이 발생한 퓨즈를 정확하게 검출하여 보완함으로써, 반도체 장치의 안정적인 리페어 동작을 확보할 수 있는 효과를 얻을 수 있다.
또한, 퓨즈를 컷팅하는데 있어서 사용되는 적절한 힘을 결정할 수 있고 이렇 게 결정된 힘을 이용하여 퓨즈를 더욱 빠르고 안정적으로 컷팅할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 3 을 참조하면, 반도체 장치는 퓨즈부(310)와, 구동전류 제어부(330), 및 출력부(350)를 구비한다.
퓨즈부(310)는 퓨즈 인에이블신호(EN_ADD)에 응답하여 퓨즈(312)의 컷팅 여부에 따라 퓨즈(312)를 포함하는 전류 경로를 형성하기 위한 것으로, 원하는 정보가 프로그래밍 되는 퓨즈(312)와, 퓨즈 인에이블신호(EN_ADD)에 응답하여 퓨즈를 전류 경로에 포함시키기 위한 스위칭부(314)를 구비한다.
구동전류 제어부(330)는 테스트신호(TMB)에 응답하여 전류 경로를 통해 흐르는 구동전류를 제어하여 퓨즈부(310)의 출력단인 공통노드(COM)를 구동한다. 본 발명에서는 테스트신호(TMB)를 통해 전류 경로에 흐르는 구동전류를 제어하는 것이 가능하다. 즉, 공통노드(COM)는 제1 전원을 인가받으며 테스트신호(TMB)에 응답하여 동작하는 구동전류 제어부(330)의 전류 경로와, 제2 전원을 인가받으며 컷팅되지 않은 퓨즈(312)와 퓨즈상태신호(INF_ADD)에 응답하여 동작하는 퓨즈부(310)의 전류 경로를 통해 전위 레벨이 제어된다.
출력부(350)는 공통노드(COM)의 전위 레벨에 응답하여 퓨즈상태신호(INF_ADD)를 출력한다. 여기서, 퓨즈상태신호(INF_ADD)는 퓨즈(312)의 컷팅 여부에 따라 예정된 논리 레벨 값을 갖는다.
도 4 는 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제1 실시예를 설명하기 위한 회로도이다.
도 4 을 참조하면, 리던던시를 위한 퓨즈 회로는 퓨즈부(410)와, 구동전류 제어부(430)와, 출력부(450)와, 버퍼링부(470), 및 프리차징부(490)를 구비한다.
퓨즈부(410)는 퓨즈 인에이블신호(EN_ADD<0:3>)에 응답하여 해당 퓨즈의 컷팅 여부에 따라 퓨즈를 포함하는 전류 경로를 형성하기 위한 것으로, 다수의 퓨즈(412)와, 다수의 스위칭부(414)를 구비한다.
다수의 퓨즈(412)는 원하는 정보인 예컨대, 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 것으로, 제0 내지 제3 퓨즈(F0, F1, F2, F3)를 구비한다. 여기서, 퓨즈의 개수는 설계에 따라 달라질 수 있다.
다수의 스위칭부(414)는 퓨즈 인에이블신호(EN_ADD<0:3>) 각각을 입력받아 해당 퓨즈를 포함하는 풀다운 전류 경로를 형성하기 위한 것으로, 제0 내지 제3 퓨즈(F0, F1, F2, F3) 각각에 연결된 제0 내지 제3 NMOS 트랜지스터(NM0, NM1, NM2, NM3)을 구비한다. 여기서, 퓨즈 인에이블신호(EN_ADD<0:3>)는 리던던시를 위한 퓨즈 회로의 경우 외부에서 인가되는 어드레스를 디코딩(decording)한 신호로서, 반도체 장치의 읽기 및 쓰기 동작시 선택되는 메모리 셀 매트(memory cell mat)에 대 응하여 활성화된다. 참고로, 메모리 셀 매트는 다수의 메모리 셀 중 그룹핑된 메모리 셀들의 집합을 의미하며, 제0 내지 제3 퓨즈 인에이블신호(EN_ADD<0:3>)는 액세스하고자 하는 메모리 셀을 포함하고 있는 메모리 셀 매트에 대응하여 활성화된다.
구동전류 제어부(430)는 테스트신호(TMB)에 응답하여 풀업 전류 경로를 통해 흐르는 구동전류를 제어하여 퓨즈부(410)의 출력단인 공통노드(COM)를 구동하기 위한 것으로, 제1 및 제2 구동부(INV1, INV2)를 구비한다.
여기서, 제1 및 제2 구동부(INV1, INV2)는 출력부(450)에서 출력되는 신호를 피드백(feedback) 받으며, 각각 테스트신호(TMB)에 의하여 제어된다. 본 발명의 제1 실시예에 따른 제1 및 제2 구동부(INV1, INV2)는 서로 다른 전류 구동력을 가지며, 노말 모드와 테스트 모드에 따라 테스트신호(TMB)에 응답하여 인에이블된다. 다시 말하면, 노말 모드시 테스트신호(TMB)는 논리'하이'가 되며 제2 구동부(INV2) 보다 전류 구동력이 작은 제1 구동부(INV1)가 인에이블되고, 테스트 모드시 테스트신호(TMB)는 논리'로우'가 되며 제1 구동부(INV1) 보다 전류 구동력이 큰 제2 구동부(INV2)가 인에이블된다. 결국, 구동전류 제어부(430)는 테스트 모드에서 노말 모드의 전류 구동력보다 큰 전류 구동력으로 공통노드(COM)를 구동하는 것이 가능하다.
출력부(450)는 공통노드(COM)의 전위 레벨에 대응하는 신호를 출력하기 위한 것으로 제0 구동부(INV0)를 구비하며, 버퍼링부(470)는 제0 구동부(INV0)의 출력신호를 버퍼링하여 퓨즈상태신호(INF_ADD)를 출력한다. 여기서, 퓨즈상태신호(INF_ADD)는 다수의 퓨즈(412)의 컷팅 여부에 따라 예정된 논리 레벨 값을 갖는 다. 이어서, 퓨즈상태신호(INF_ADD)는 다수의 퓨즈(412)에 프로그래밍된 리페어 대상 메모리 셀의 어드레스 정보를 포함하고 있으며, 반도체 장치는 퓨즈상태신호(INF_ADD)에 응답하여 액세스하고자 하는 메모리 셀이 리페어 대상 메모리 셀인지를 판단하게 된다.
프리차징부(490)는 공통노드(COM)를 프리차징하기 위한 것으로, 전원전압(VDD)단과 공통노드(COM) 사이에 소오스-드레인 경로가 형성되고 프리차징신호(PCGB)를 게이트로 입력받는 제0 PMOS 트랜지스터(PM0)를 구비한다. 여기서, 프리차징신호(PCGB)는 반도체 장치의 액티브 동작, 읽기 동작, 또는 쓰기 동작시 논리'로우'에서 논리'하이'로 천이하는 신호이다. 그래서 프리차징신호(PCGB)가 논리'로우'인 구간에서 공통노드(COM)는 전원전압(VDD)에 대응하는 전위 레벨로 프리차징된다.
이하, 노말 모드시 제0 퓨즈(F0)가 컷팅된 경우와 컷팅되지 않은 경우에서 제0 퓨즈 인에이블신호(EN_ADD<0>)가 활성화됨에 따른 리던던시를 위한 퓨즈 회로의 동작을 살펴보기로 한다.
본 발명에서는 노말 모드시 테스트신호(TMB)가 논리'하이'가 되기 때문에 제2 구동부(INV2)는 동작하지 않게 된다. 우선, 공통노드(COM)는 논리'로우'의 프리차징신호(PCGB)에 응답하여 프리차징 된다. 이후, 액티브 동작, 읽기 동작 또는 쓰기 동작시 프리차징신호(PCGB)가 논리'로우'에서 논리'하이'로 천이하고, 제0 퓨즈 인에이블신호(EN_ADD<0>)가 논리'하이'로 활성화되어 제0 NMOS 트랜지스터(NM0)는 턴 온 된다.
이때, 제0 퓨즈(F0)가 컷팅되지 않은 경우 공통노드(COM)와 접지 전원전압(VSS)단 사이에 풀다운 전류 경로가 형성되기 때문에 공통노드(COM)의 전위 레벨은 제0 구동부(INV0)의 문턱 전압 값보다 낮아지게 되고 퓨즈상태신호(INF_ADD)는 논리'하이'가 된다. 이어서, 제0 퓨즈(F0)가 컷팅된 경우 공통노드(COM)는 제1 구동부(INV1)에 의하여 논리'하이'를 유지하게 된다. 즉, 제1 구동부(INV1)에 의한 풀업 전류 경로가 형성되기 때문에 공통노드(COM)는 논리'하이'를 유지하게 되고 퓨즈상태신호(INF_ADD)는 논리'로우'가 된다. 반도체 장치는 논리'하이' 또는 논리'로우'의 퓨즈상태신호(INF_ADD)를 이용하여 리페어 대상 메모리 셀의 어드레스 정보를 제공받는다.
한편, 퓨즈가 컷팅되지 않은 상태에서 크랙이 발생한 경우를 살펴보기로 한다. 설명의 편의를 위하여 제0 퓨즈(F0)에 크랙이 발생한 경우를 일례로 설명하기로 한다.
본 발명에 따른 반도체 장치는 테스트 모드시 테스트신호(TMB)가 논리'로우'가 되어 제1 구동부(INV1)는 동작을 수행하지 않게 되고, 제2 구동부(INV2)가 동작을 수행한다. 여기서, 제2 구동부(INV2)는 제1 구동부(INV1)보다 전류 구동력이 큰 것으로 공통노드(COM)는 테스트 모드시 노말 모드보다 큰 구동전류로 구동된다. 다시 말하면, 제0 퓨즈(F0)에 크랙이 발생하는 경우 제0 퓨즈(F0)는 크랙이 발생하지 않은 경우보다 저항 값이 커지게 된다. 기존에는 테스트 모드에서 크랙에 의하여 저항 값이 커진 제0 퓨즈(F0)를 검출하는 것이 불가능하였다. 하지만, 본 발명에 따른 반도체 장치는 테스트 모드에서 노말 모드보다 큰 구동전류로 공통노드(COM) 를 구동함으로써, 크랙에 의하여 제0 퓨즈(F0)의 커진 저항 값을 검출하는 것이 가능하다.
도 5 는 도 4 의 퓨즈의 상태에 따른 공통노드(COM)의 전위 레벨 변화를 설명하기 위한 파형도이다.
도 4 와 도 5 를 참조하면, 퓨즈를 컷팅한 경우 테스트 모드에서 공통노드(COM)는 제2 구동부(INV2)에 의하여 형성되는 풀업 전류 경로를 통해 흐르는 큰 구동전류로 구동되어 높은 전위 레벨을 유지한다. 즉, 공통노드(COM)의 전위 레벨은 제2 구동부(INV2)에서 제공하는 구동전류에 의하여 결정된다. 그리고, 퓨즈를 컷팅하지 않은 경우 테스트 모드에서 공통노드(COM)는 해당 퓨즈와 퓨즈에 연결된 NMOS 트랜지스터에 의하여 풀다운 전류 경로가 형성된다. 이때, 공통노드(COM)의 전위 레벨은 제2 구동부(INV2)에서 제공하는 구동전류와 풀다운 전류 경로에 대응하는 구동전류에 의하여 결정된다. 하지만, 본 발명에서는 테스트 모드시 공통노드(COM)를 구동하는 구동전류를 크게 함으로써, 크랙에 의하여 조금이나마 커진 저항 값을 퓨즈가 컷팅된 결과로 검출하는 것이 가능하다.
도 5 에서는 테스트 모드시 퓨즈의 저항 값이 4K 를 기준으로 공통노드(COM)의 전위 레벨이 높아지거나 낮아지는 일례를 도시하였다. 즉, 퓨즈의 저항 값이 4K 보다 낮은 경우 공통노드(COM)에 프리차징된 전하가 방전되어 낮은 전위 레벨을 가지며, 퓨즈의 저항 값이 4K 보다 높은 경우 공통노드(COM)는 높은 전위 레벨을 유지한다. 기존의 도 2 에서는 60K 를 기준으로 공통노드(COM)의 변화가 나누어 졌다면, 본 발명에 따른 도 5 에서는 4K 를 기준으로 공통노드(COM)의 변화가 나누어진 다. 즉, 기존에는 컷팅되지 않은 퓨즈가 60K 이하의 저항 값을 가지는 경우 모두 정상으로 검출하였다. 하지만, 본 발명에서는 컷팅되지 않은 퓨즈가 60K 보다 작더라도 4K 보다 크면 불량으로 검출하는 것이 가능하다. 다시 말하면, 컷팅하지 않은 퓨즈가 크랙으로 인하여 4K 보다 큰 저항 값을 가지는 경우 퓨즈를 컷팅한 것과 같은 결과를 얻을 수 있다.
이어서, 공통노드(COM)의 전위 레벨은 퓨즈상태신호(INF_ADD)를 결정하는 직접적인 요인으로 작용한다. 즉, 컷팅되지 않은 퓨즈의 저항 값이 크랙으로 인하여 4K 보다 큰 경우 컷팅된 퓨즈에 대응하여 검출되는 논리'로우'의 퓨즈상태신호(INF_ADD)를 출력한다. 테스트 수행자는 이러한 검출 결과를 통해 퓨즈의 크랙 발생 여부를 판단하는 것이 가능하며, 크랙이 발생한 퓨즈를 보완하는 것이 가능하다. 나아가, 이러한 보완 처리를 통해 이후 노말 동작에서 퓨즈 상태에 대응하는 퓨즈상태신호(INF_ADD)를 생성하는 것이 가능하다. 이는 리던던시를 위한 퓨즈 회로에 있어서 노말 동작시 기존에 발생하던 오동작을 막아주어 안정적인 리페어 동작을 확보할 수 있음을 의미한다.
도 6 은 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제2 실시예를 설명하기 위한 회로도이다. 도 6 에서는 도 4 와 비교하여 구동전류 제어부(430)가 달라졌으며, 설명의 편의를 위하여 이에 대한 부분만 도시하여 설명하기로 한다.
도 6 을 참조하면, 구동전류 제어부(610)는 테스트신호(TMB)에 응답하여 풀업 전류 경로를 통해 흐르는 구동전류를 제어하여 공통노드(COM)를 구동하기 위한 것으로, 기본 구동부(INV4)와, 추가 구동부(INV5)를 구비하고, 출력부(630)는 공통노드(COM)의 전위 레벨에 대응하는 신호를 출력하기 위한 것으로 제3 구동부(INV3)를 구비한다.
여기서, 기본 구동부(INV4)는 출력부(630)의 출력신호를 피드백 받아 공통노드(COM)를 구동하기 위한 것으로, 노말 모드와 테스트 모드에서 항상 인에이블된다. 이어서, 추가 구동부(INV5)는 출력부(630)의 출력신호를 피드백 받으며, 테스트신호(TMB)에 응답하여 공통노드(COM)를 추가로 구동하기 위한 것으로, 테스트 모드에서 인에이블된다.
이하, 제2 실시예의 동작을 간단하게 살펴보기로 한다.
노말 모드에서는 기본 구동부(INV4)가 공통노드(COM)를 구동한다. 즉, 공통노드(COM)는 기본 구동부(INV4)에 의하여 형성되는 풀업 전류 경로를 통해 흐르는 구동전류로 구동된다. 그리고, 테스트 모드에서는 기본 구동부(INV4)와 추가적으로 동작하는 추가 구동부(INV5)가 동작하며, 기본 구동부(INV4)에 의하여 형성되는 풀업 전류 경로를 통해 흐르는 구동전류와 추가 구동부(INV5)에 의하여 형성되는 추가 풀업 전류 경로를 통해 공통노드(COM)가 구동된다. 즉, 테스트 모드에서의 공통노드(COM)는 노말 모드에서 공통노드(COM)를 구동하는 구동전류에 추가 구동전류가 더해져서 구동된다. 따라서, 제2 실시예는 제1 실시예와 동일한 결과를 얻을 수 있다.
도 7 은 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제3 실시예를 설명하기 위한 회로도이다. 도 7 에서는 도 6 에서 테스트신 호(TMB)에 응답하여 구동되는 추가 구동부(INV5) 대신에 제1 및 제2 PMOS 트랜지스터(PM1, PM2)를 구비한다. 그래서, 테스트 모드시 제1 PMOS 트랜지스터(PM1)가 턴 온 된 이후에 공통노드(COM)가 풀업 전류 경로를 통해 흐르는 구동전류로 구동되는 상황에서 제2 PMOS 트랜지스터(PM2) 역시 턴 온 되어 공통노드(COM)에 추가 구동전류를 부가하는 것이 가능하다. 본 발명에 따른 제3 실시예는 제1 및 제2 실시예 보다 사용되는 트랜지스터의 개수를 최소화한 구성으로 칩 면적을 최소화할 수 있다.
도 8 은 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제4 실시예를 설명하기 위한 회로도이다.
도 8 을 참조하면, 리던던시를 위한 퓨즈 회로는 퓨즈부(810)와, 래칭부(830)와, 프리차징부(850), 버퍼링부(870), 및 공급전류 제어부(890)를 구비한다.
퓨즈부(810)는 퓨즈 인에이블신호(EN_ADD<0:3>)에 응답하여 퓨즈의 컷팅 여부에 따라 퓨즈를 포함하는 전류 경로를 형성하기 위한 것으로, 다수의 퓨즈와, 다수의 스위칭부를 구비한다.
래칭부(830)는 제0 내지 제3 퓨즈 인에이블신호(EN_ADD<0:3>)에 응답하여 구동되는 공통노드(COM)의 전위 레벨에 따라 해당하는 논리 레벨 값을 래칭하기 위한 것으로, 제6 및 제7 구동부(INV6, INV7)를 구비한다. 프리차징부(850)는 프리차징신호(PCGB)에 응답하여 래칭부(830)에 초기 논리 레벨 값을 설정해주며, 공통노드(COM)는 프리차징신호(PCGB)에 응답하여 프리차징 동작이 수행된다. 버퍼링부(870)는 공통노드(COM)의 전위 레벨을 검출하여 퓨즈의 상태에 대응하는 정보를 가지는 퓨즈상태신호(INF_ADD)를 출력하기 위한 것으로, 두 개의 인버터를 구비한다. 공급전류 제어부(890)는 테스트신호(TM<0:2>)에 응답하여 래칭부(830)에 인가되는 구동전류를 제어하기 위한 것으로, 전류공급부(892)와, 바이어스전압 생성부(894)를 구비한다.
여기서, 전류공급부(892)는 바이어스 전압(V_BIS)에 대응하는 구동전류를 래칭부(830)에 공급하기 위한 것으로, 전원전압(VDD)단과 래칭부(830) 사이에 소오스-드레인 경로가 형성되고 바이어스 전압(V_BIS)을 게이트로 입력받는 제3 PMOS 트랜지스터(PM3)를 구비한다.
바이어스전압 생성부(894)는 테스트신호(TM<0:2>)에 대응하는 전위 레벨을 가지는 바이어스 전압(V_BIS)을 생성하여 전류공급부(892)를 제어한다. 바이어스전압 생성부(894)는 테스트 신호(TM<0:2>) 또는 기타 다른 방법을 통해 테스트 수행자가 원하는 전압 레벨의 바이어스 전압(V_BIS)을 생성하는 회로일 수 있으며, 여기에서는 세 개의 코드로 이루어진 테스트신호(TM<0:2>)를 사용하여 바이어스 전압(V_BIS)을 생성한다. 테스트 신호(TM<0:2>)는 노말 모드와 테스트 모드에서 모두 사용될 수 있으며 바이어스 전압(V_BIS)은 테스트 신호(TM<0:2>)에 대응하는 전압 레벨을 가진다.
이하, 제4 실시예의 특징되는 동작 설명을 살펴보기로 한다.
본 발명에 따른 반도체 장치는 크랙이 발생한 퓨즈를 검출하기 위하여 테스트 모드시 공통노드(COM)를 구동하는 구동전류를 조절하는 것을 특징으로 한다.
제4 실시예에서는 이를 위하여 테스트신호(TM<0:2>)에 대응하는 바이어스 전 압(V_BIS)을 생성하고, 바이어스 전압(V_BIS)으로 제3 PMOS 트랜지스터(PM3)의 게이트을 제어한다. 이어서, 제3 PMOS 트랜지스터(PM3)를 통해 흐르는 구동전류는 래칭부(830)의 제7 구동부(INV7)에 인가되고, 공통노드(COM)는 제3 PMOS 트랜지스터(PM3)와 제7 구동부(INV7)의 PMOS 트랜지스터를 포함하는 전류 경로를 통해 흐르는 구동전류로 구동된다. 다시 말하면, 제4 실시예에서는 테스트 모드에서 흐르는 구동전류를 노말 모드에서 흐르는 구동전류보다 크게 하여 크랙이 발생한 퓨즈를 검출하는 것이 가능하다.
도 9 는 도 8 의 바이어스 전압(V_BIS)에 따라 검출되는 단락 저항 값을 설명하기 위한 그래프이다. 여기서, 단락 저항 값은 퓨즈가 컷팅되지 않았다는 정보를 검출하는 임계 저항 값을 의미한다. 다시 말하면, 만약 단락 저항 값이 5K 인 경우 5K 이하의 저항 값을 가지는 퓨즈에 대해서는 컷팅되지 않은 정상적인 퓨즈로 검출하고, 5K 보다 큰 저항 값을 가지는 퓨즈에 대해서는 크랙이 발생한 퓨즈로 검출하는 것이 가능하다. 여기서는 바이어스 전압(V_BIS)의 전압 레벨이 커질수록 단락 저항 값이 커지고, 바이어스 전압(V_BIS)의 전압 레벨이 작아질수록 단락 저항 값이 작아진다.
따라서, 노말 모드에서 테스트신호(TM<0:2>)에 따라 예컨대, 단락 저항 값이 15K 에 대응하는 바이어스 전압(V_BIS)을 생성하여 동작을 수행하고, 테스트 모드에서는 바이어스 전압(V_BIS)을 이보다 낮게 설정하여 크랙이 발생한 퓨즈를 검출하는 것이 가능하다. 이때, 바이어스 전압(V_BIS)의 레벨은 퓨즈에 발생한 크랙의 정도, 즉 검출하고자 하는 크랙 정도에 따라 다르게 설정될 수 있다. 즉, 매우 작 은 크랙을 검출하고자 하는 경우 바이어스 전압(V_BIS)의 전압 레벨을 이에 맞게 낮춰주어 전류 경로에 흐르는 구동전류를 크게 함으로써, 퓨즈에 발생한 퓨즈를 검출하는 것이 가능하다. 또한, 이러한 구성에서는 블로잉 공정 이전에 테스트 모드를 통해 바이어스 전압(V_BIS)을 조절해 봄으로써, 퓨즈의 저항 값을 확인하는 것도 가능하다.
한편, 본 발명에 따른 퓨즈의 크랙 검출 방식은 블로잉 공정시 레이저 빔의 세기(힘)를 최적의 상태로 맞춰주는 것이 가능하다. 즉, 예정된 세기의 레이저 빔을 사용하여 퓨즈를 컷팅한 다음 인접한 퓨즈의 크랙 발생 여부를 검출해 봄으로써, 현재 레이저 빔의 세기가 인접 퓨즈에 크랙을 유발하는지를 판단하는 것이 가능하다. 따라서, 블로잉 공정 수행자는 이러한 검출 결과를 토대로 레이저 빔의 세기를 최적화 할 수 있으며, 이를 통해 빠르고 안정적인 블로잉 공정을 수행하는 것이 가능하다.
전술한 바와 같이 본 발명에 따른 반도체 장치는 퓨즈를 포함하는 전류 경로를 통해 흐르는 구동전류를 제어하여 크랙이 발생한 퓨즈를 검출하는 것이 가능하다. 따라서, 퓨즈 컷팅시 발생하는 크랙에 대하여 보완이 가능하며, 이를 통해 퓨즈를 포함하는 회로의 신뢰성을 높여줄 수 있다. 특히, 리던던시를 위한 퓨즈 회로의 경우 리페어 동작을 수행하는데 있어서 신뢰성을 높여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
한편, 전술한 실시 예에서는 퓨즈에 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하는 것을 일례로 설명하였으나, 본 발명은 원하는 정보를 프로그래밍하기 위한 퓨즈를 포함하는 모든 회로에도 적용될 수 있으며, 이 경우 실시예에 도시된 프리차징신호(PCGB), 및 퓨즈 인에이블신호(EN_ADD<0:3>)는 해당 회로에 따라 달라질 수 있다.
또한, 전술한 실시 예에서는 풀업 전류 경로를 통해 흐르는 구동전류를 추가 또는 제어하는 것을 일례로 설명하였으나, 본 발명은 풀업 전류 경로뿐 아니라 풀다운 전류 경로를 통해 흐르는 구동전류를 추가 또는 제어하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로를 설명하기 위한 회로도.
도 2 는 도 1 의 퓨즈의 상태에 따른 공통노드(COM)의 전위 레벨 변화를 설명하기 위한 파형도.
도 3 은 본 발명에 따른 반도체 장치를 설명하기 위한 블록도.
도 4 는 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제1 실시예를 설명하기 위한 회로도.
도 5 는 도 4 의 퓨즈의 상태에 따른 공통노드(COM)의 전압 레벨 변화를 설명하기 위한 파형도.
도 6 은 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제2 실시예를 설명하기 위한 회로도.
도 7 은 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제3 실시예를 설명하기 위한 회로도.
도 8 은 본 발명에 따른 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로의 제4 실시예를 설명하기 위한 회로도.
도 9 는 도 8 의 바이어스 전압(V_BIS)에 따라 검출되는 단락 저항 값을 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
310 : 퓨즈부 312 : 퓨즈
314 : 스위칭부 330 : 구동전류 제어부
350 : 출력부

Claims (20)

  1. 퓨즈의 컷팅 여부에 따라 제1 노드에 전류 경로를 형성하기 위한 퓨즈부;
    테스트신호에 응답하여 노말 모드시 상기 제1 노드를 제1 구동력으로 제어하고, 테스트 모드시 상기 제1 노드를 제2 구동력으로 제어하기 위한 구동전류 제어부; 및
    상기 제1 노드의 전위 레벨에 응답하여 퓨즈상태신호를 출력하기 위한 출력부를 구비하되,
    상기 구동전류 제어부는 상기 테스트신호의 활성화 구간에서 상기 퓨즈상태신호에 응답하여 상기 제1 노드의 풀업/풀다운 동작을 제어하는 것을 특징으로 하는 퓨즈 회로.
  2. 제1항에 있어서,
    상기 구동전류 제어부는 상기 퓨즈상태신호를 피드백받아 상기 제1 노드를 구동하는 것을 특징으로 하는 퓨즈 회로.
  3. 제1항에 있어서,
    프리차징신호에 응답하여 상기 제1 노드를 프리차징하기 위한 프리차징부를 더 구비하는 것을 특징으로 하는 퓨즈 회로.
  4. 제1항에 있어서,
    상기 구동전류 제어부는 노말 모드 보다 테스트 모드에서 상기 제1 노드의 전위를 더 크게 구동하는 것을 특징으로 하는 퓨즈 회로.
  5. 제1항에 있어서,
    상기 구동전류 제어부는,
    상기 퓨즈상태신호를 입력받으며, 상기 테스트신호에 응답하여 상기 제1 노드를 구동하기 위한 제1 구동부; 및
    상기 퓨즈상태신호를 입력받으며, 상기 테스트신호에 응답하여 상기 제1 노드를 구동하기 위한 제2 구동부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  6. 제5항에 있어서,
    노말 모드시 상기 제1 구동부가 인에이블 되고 테스트 모드시 상기 제2 구동부가 인에이블 되며, 상기 제2 구동부의 전류 구동력은 상기 제1 구동부의 전류 구동력 보다 큰 것을 특징으로 하는 퓨즈 회로.
  7. 제1항에 있어서,
    상기 구동전류 제어부는,
    상기 퓨즈상태신호를 입력받아 상기 제1 노드를 구동하기 위한 기본 구동부; 및
    상기 퓨즈상태신호를 입력받으며, 상기 테스트신호에 응답하여 상기 제1 노드를 추가로 구동하기 위한 추가 구동부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  8. 제7항에 있어서,
    노말 모드시 상기 기본 구동부가 인에이블 되고, 테스트 모드시 상기 기본 구동부 및 상기 추가 구동부가 인에이블 되는 것을 특징으로 하는 퓨즈 회로.
  9. 제1항에 있어서,
    상기 퓨즈부는,
    원하는 정보를 프로그래밍하기 위한 퓨즈; 및
    퓨즈인에이블신호에 응답하여 상기 퓨즈를 상기 전류 경로에 포함시키기 위한 스위칭부를 구비하되,
    상기 퓨즈와 상기 스위칭부는 상기 제1 노드와 전원전압단 사이에 접속되는 것을 특징으로 하는 퓨즈 회로.
  10. 제9항에 있어서,
    상기 퓨즈부는,
    리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 다수의 퓨즈; 및
    상기 다수의 퓨즈 각각에 대응하며, 상기 퓨즈인에이블신호에 대응하는 어드레스 신호에 응답하여 상기 다수의 퓨즈 중 해당 퓨즈를 상기 전류 경로에 포함시키기 위한 다수의 스위칭부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  11. 퓨즈의 컷팅 여부에 따라 제1 노드에 전류 경로를 형성하기 위한 퓨즈부;
    상기 제1 노드를 래칭하여 퓨즈상태신호를 출력하기 위한 래칭부; 및
    테스트신호에 응답하여 노말 모드시 상기 래칭부에 제1 구동전류를 공급하고, 테스트 모드시 상기 래칭부에 제2 구동전류를 공급하기 위한 공급전류 제어부를 구비하되,
    상기 래칭부는,
    상기 제1 노드의 전위 레벨에 응답하여 상기 퓨즈상태신호를 출력하는 순방향 구동부; 및
    상기 공급전류 제어부에서 공급되는 해당 구동전류를 인가받으며, 상기 퓨즈상태신호를 피드백 받아 상기 제1 노드를 풀업/풀다운 구동하기 위한 역방향 구동부를 구비하고,
    상기 역방향 구동부는 상기 퓨즈상태신호에 응답하여 상기 해당 구동전류가 공급되는 것을 제한하는 것을 특징으로 하는 퓨즈 회로.
  12. 제11항에 있어서,
    프리차징신호에 응답하여 상기 제1 노드를 프리차징하고, 상기 래칭부에 초기 값을 설정해 주기 위한 프리차징부를 더 구비하는 것을 특징으로 하는 퓨즈 회 로.
  13. 제11항에 있어서,
    상기 공급전류 제어부는,
    상기 테스트신호에 대응하는 바이어스 전압을 생성하기 위한 바이어스전압 생성부; 및
    상기 바이어스 전압에 대응하는 상기 구동전류를 상기 래칭부에 공급하기 위한 전류공급부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  14. 제11항에 있어서,
    상기 공급전류 제어부는 노말 모드 보다 테스트 모드에서 상기 구동전류를 더 크게 하여 상기 래칭부에 인가하는 것을 특징으로 하는 퓨즈 회로.
  15. 제11항에 있어서,
    상기 퓨즈부는,
    원하는 정보를 프로그래밍하기 위한 퓨즈; 및
    퓨즈인에이블신호에 응답하여 상기 퓨즈를 상기 전류 경로에 포함시키기 위 한 스위칭부를 구비하되,
    상기 퓨즈와 상기 스위칭부는 상기 제1 노드와 전원전압단 사이에 접속되는 것을 특징으로 하는 퓨즈 회로.
  16. 제15항에 있어서,
    상기 퓨즈부는,
    리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 다수의 퓨즈; 및
    상기 다수의 퓨즈 각각에 대응하며, 상기 퓨즈인에이블신호에 대응하는 어드레스 신호에 응답하여 상기 다수의 퓨즈 중 해당 퓨즈를 상기 전류 경로에 포함시키기 위한 다수의 스위칭부를 구비하는 것을 특징으로 하는 퓨즈 회로.
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