KR101608739B1 - 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법 - Google Patents

리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법 Download PDF

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Abstract

리던던시 회로는 퓨즈 셋 회로 및 퓨즈 제어 회로를 포함한다. 상기 퓨즈 셋 회로는 동일한 크기를 가지되, 서로 다른 컨택(contact) 저항을 가지는 제1 및 제2 트랜지스터를 구비하고, 리페어 시에 불량 셀을 나타내는 퓨즈 어드레스를 저장하고, 저장된 퓨즈 어드레스에 상응하는 리페어 어드레스를 각각 출력하는 복수의 퓨즈 셀들을 구비한다. 퓨즈 제어 회로는 복수의 퓨즈 셀들에 공통으로 연결되고, 프로그램 신호 및 프리차지 신호에 응답하여 퓨즈 셀들 각각에 퓨즈 어드레스가 저장되도록 퓨즈 셀들을 제어한다.

Description

리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법{Redundancy circuit, semiconductor memory device including the same and a repairing method of a semiconductor memory device}
본 발명은 리페어 분야에 관한 것으로, 보다 상세하게는 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 리페어 방법에 관한 것이다.
반도체 메모리의 고집적화에 따라 메모리의 용량은 매우 빠른 속도로 증가하고 있다. 반도체 기술의 발전에 따른 메모리 용량의 증가는 한 칩이 포함하는 메모리 셀의 개수의 증가를 의미한다. 메모리 셀의 개수가 많아질수록 불량 메모리 셀의 개수 또한 증가하게 된다. 반도체 메모리 장치에서는 한 개의 메모리 셀의 불량도 허용되지 않기 때문에 이러한 불량이 발생할 경우를 대비해서 리던던트(redundant) 메모리 셀들을 구비하게 되고, 퓨즈 정보(fuse inform)에 기초하여 불량이 발생한 메모리 셀들을 리던던트 메모리 셀들로 대체한다. 퓨즈는 그 프로그램 상태에 따라 불량이 발생한 메모리 셀의 어드레스가 입력된 경우 정상 경로(normal path)를 차단하고 리던던시 경로(redundancy path)를 활성화시키는 역할을 하게 된다.
일반적으로 가장 쉽게 사용할 수 있는 레이저 퓨즈(laser fuse)는 레이저를 이용하여 금속 라인으로 구성된 퓨즈를 컷팅(cutting)하는 방식이며, 퓨즈를 컷팅하기 위한 별도의 회로가 따로 존재할 필요가 없기 때문에 간단하게 구현될 수 있는 장점을 갖는다. 그러나 레이저 퓨즈에 의한 손상을 막기 위해서 퓨즈와 퓨즈 사이에 일정한 간격이 보장되어야 하므로 금속 산화물 반도체(MOS, metal oxide semiconductor) 공정과 같은 메모리 제조 공정 기술의 발전과 상관없이 집적도의 증가에 한계가 있고, 메모리 칩이 패키징 되고 나면 사용할 수 없다는 단점을 갖는다. 이러한 단점들을 극복하기 위한 퓨즈로서 E-퓨즈(electrical fuse)와 안티퓨즈(anti-fuse)가 제안되어 사용되고 있는데, 이러한 방법들은 전기적 신호를 이용하여 퓨즈를 프로그램하는 방식이다. 즉 전기적 신호에 의해 퓨즈를 활성화 또는 비활성화시키기 때문에 패키징 후에도 사용을 할 수 있고, 공정 스케일의 축소에 따라 퓨즈 회로의 크기가 함께 축소될 수 있는 장점이 있다. 그러나 E-퓨즈의 경우 컷팅된 주위에 불순물(residue)이 남아 저항 값이 충분히 증가하지 못하고 일정한 저항 값을 갖는 도전 경로를 형성하며, 안티퓨즈의 경우 쇼트가 불완전하여 저항 값이 충분히 감소하지 못하고 일정한 크기의 값을 유지할 수 있다. 이 경우 프로그램에 의한 저항 값의 변화가 충분하지 못하여 프로그램 여부의 판별이 불명확해지고 퓨즈 회로의 신뢰성이 저하된다.
E-퓨즈는 제어 신호에 따라 퓨즈에 높은 전류를 흘려서 컷팅하는 방식으로 프로그램된다. E-퓨즈는 패키징 후에도 외부에서 제어 신호를 인가하면 컷팅이 가능하지만, E-퓨즈에 많은 양의 전류를 흘리기 위해서 큰 사이즈의 드라이버가 필요 하게 되고 따라서 퓨즈 회로의 크기가 상대적으로 크다는 단점이 있다.
한편 안티퓨즈는 E-퓨즈와는 반대로 제어 신호에 따라 퓨즈의 양단에 높은 전압을 인가하는 방식으로 프로그램된다. 일반적으로 안티퓨즈는 커패시터로 구현되어 높은 전압이 양단에 인가하면 커패시터 내부의 유전체가 손상되어 전기를 통하게 되는 방식이다. E-퓨즈와 마찬가지로 안티퓨즈는 패키징 후에도 외부에서 제어 신호를 인가하면 퓨즈의 양단이 연결되는 방식으로 프로그램될 수 있지만, 가해지는 전압의 크기에 따라 안티퓨즈의 신뢰성이 결정되므로 높은 전압을 필요로 하는 문제점이 있다.
이에 따라, 본 발명의 일 목적은 점유 면적과 전력 소비를 감소시킬 수 있는 리던던시 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 리던던시 회로를 구비하는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 리던던시 회로를 이용하여 반도체 메모리 장치의 리페어 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 리던던시 회로는 퓨즈 셋 회로 및 퓨즈 제어 회로를 포함한다. 상기 퓨즈 셋 회로는 동일한 크기를 가지되, 서로 다른 컨택(contact) 저항을 가지는 제1 및 제2 트랜지 스터를 구비하고, 리페어 시에 불량 셀을 나타내는 퓨즈 어드레스를 저장하고, 상기 저장된 퓨즈 어드레스에 상응하는 리페어 어드레스를 각각 출력하는 복수의 퓨즈 셀들을 구비한다. 상기 퓨즈 제어 회로는 상기 복수의 퓨즈 셀들에 공통으로 연결되고, 프로그램 신호 및 프리차지 신호에 응답하여 상기 퓨즈 셀들 각각에 상기 퓨즈 어드레스가 저장되도록 상기 퓨즈 셀들을 제어한다.
실시예에 있어서, 상기 퓨즈 제어 회로는 상기 프로그램 신호 및 상기 프리차지 신호에 응답하여 복수의 제어 신호들을 생성하는 제어 신호 생성부 및 상기 복수의 제어 신호들에 응답하여 상기 프로그램 신호 및 상기 프리차지 신호에 기초한 동작 모드에 따라 제1 전원 전압 및 제2 전원 전압을 상기 퓨즈 셀들에 선택적으로 연결하는 퓨즈 셀 제어부를 포함할 수 있다.
또한 상기 제1 전원 전압의 레벨은 상기 제2 전원 전압의 레벨보다 낮고, 상기 프로그램 신호와 상기 프리차지 신호가 프리차지 동작과 독출 동작을 나타낼 때, 상기 제1 전원 전압이 상기 퓨즈 셀들에 연결되고, 상기 프로그램 신호와 상기 프리차지 신호가 프로그램 동작을 나타낼 때 상기 제2 전원 전압이 상기 퓨즈 셀들에 연결될 수 있다.
또한 상기 프로그램 동작 시에 상기 퓨즈 어드레스는 상기 제2 트랜지스터에 프로그램될 수 있다.
또한 상기 퓨즈 어드레스가 프로그램된 상기 제2 트랜지스터는 상기 제1 트랜지스터보다 문턱 전압이 더 높을 수 있다.
실시예에 있어서, 상기 프로그램 동작 시에는 상기 제2 트랜지스터의 제1 단 자와 제2 단자는 각각 드레인과 소스 사용되고 상기 리드 동작 시에는 상기 제1 단자와 상기 제2 단자는 각각 소스와 드레인으로 사용될 수 있다.
실시예에 있어서, 상기 퓨즈 셋 회로는 상기 리페어 어드레스와 상기 불량 셀의 어드레스인 내부 어드레스를 비교한 결과에 기초하여 리던던시 인에이블 신호를 출력하는 리던던시 제어부를 더 포함할 수 있다.
또한 상기 리던던시 인에이블 신호는 상기 리페어 어드레스와 상기 내부 어드레스가 동일한 경우에는 하이 레벨이고, 상기 리페어 어드레스와 상기 내부 어드레스가 상이한 경우에는 로우 레벨일 수 있다.
실시예에 있어서, 상기 퓨즈 셋 회로는 복수개일 수 있다.
또한 상기 퓨즈 제어 회로는 상기 복수개의 퓨즈 셋 회로들에 공통으로 연결될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 리던던시 회로 및 어드레스 디코더를 포함한다. 상기 메모리 셀 어레이는 노말 메미로 셀들과 리던던트 메모리 셀들을 포함한다. 상기 리던던시 회로는 상기 노말 메모리 셀들에 불량이 발생한 경우 프로그램되고, 프로그램 여부를 나타내는 리던던시 인에이블 신호를 출력한다. 상기 어드레스 디코더는 어드레스 신호 및 상기 리던던시 인에이블 신호에 기초하여 상기 노말 메모리 셀들과 상기 리던던트 메모리 셀들을 선택적으로 액세스한다.
상기 리던던시 회로는 퓨즈 셋 회로 및 퓨즈 제어 회로를 포함한다. 상기 퓨즈 셋 회로는 동일한 크기를 가지되, 서로 다른 컨택(contact) 저항을 가지는 제1 및 제2 트랜지스터를 구비하고, 리페어 시에 불량 셀을 나타내는 퓨즈 어드레스를 저장하고, 상기 저장된 퓨즈 어드레스에 상응하는 리페어 어드레스를 각각 출력하는 복수의 퓨즈 셀들을 구비한다. 상기 퓨즈 제어 회로는 상기 복수의 퓨즈 셀들에 공통으로 연결되고, 프로그램 신호 및 프리차지 신호에 응답하여 상기 퓨즈 셀들 각각에 상기 퓨즈 어드레스가 저장되도록 상기 퓨즈 셀들을 제어한다.
실시예에 있어서, 상기 반도체 메모리 장치는 상기 반도체 메모리 장치는 상기 불량 셀을 지정하는 외부 어드레스에 응답하여 상기 퓨즈 어드레스를 출력하는 어드레스 버퍼를 더 포함하고, 상기 어드레스 버퍼는 상기 외부 어드레스에 기초하여 상기 불량 셀의 어드레스인 내부 어드레스를 출력할 수 있다.
상기 리던던시 회로는 상기 리페어 어드레스와 상기 내부 어드레스를 비교한 결과에 기초하여 상기 리던던시 인에이블 신호를 출력하는 리던던시 제어부를 더 포함할 수 있다.
실시예에 있어서, 상기 메모리 셀 어레이는 복수의 뱅크들을 구비하고, 상기 퓨즈 셋은 상기 뱅크의 로우 마다 구비되는 로우 퓨즈 셋 회로들과 칼럼 마다 구비되는 칼럼 퓨즈 셋 회로들을 포함할 수 있다.
또한 상기 로우 퓨즈 셋 회로들과 상기 칼럼 퓨즈 셋 회로들은 상기 퓨즈 제어 회로에 공통으로 연결될 수 있다.
또한 상기 퓨즈 제어 회로는 상기 로우 퓨즈 셋 회로들과 공통으로 연결되는 제1 퓨즈 제어 회로 및 상기 칼럼 퓨즈 셋 회로들과 공통으로 연결되는 제2 퓨즈 제어 회로를 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 방법에서는 동일한 크기를 가지되, 서로 다른 온 저항을 가지는 제1 및 제2 트랜지스터를 구비하는 퓨즈 셀에 불량 셀을 나타내는 퓨즈 어드레스가 프로그램된다. 상기 프로그램된 퓨즈 어드레스를 독출하여 리페어 어드레스가 출력된다. 상기 리페어 어드레스와 상기 불량 셀의 어드레스인 내부 어드레스를 비교한 결과에 기초하여 리던던시 인에이블 신호가 출력된다.
실시예에 있어서, 상기 퓨즈 어드레스는 상기 제2 트랜지스터에 프로그램될 수 있다. 상기 퓨즈 어드레스가 프로그램된 상기 제2 트랜지스터의 문턱전압은 상기 제1 트랜지스터의 문턱 전압보다 더 높아질 수 있다.
실시예에 있어서, 상기 프로그램 시에는 상기 프로그램 시에는 상기 제2 트랜지스터의 제1 단자와 제2 단자는 각각 드레인과 소스로 사용되고 상기 독출 시에는 상기 제1 단자와 상기 제2 단자는 각각 소스와 드레인으로 사용될 수 있다.
상기와 같은 본 발명의 실시예들에 따르면 트랜지스터의 불휘발성 특성을 이용한 퓨즈 셀을 구성하여 퓨즈 셀이 차지하는 면적을 감소시키고, 패키지 레벨에서도 리페어가 가능하고, 프로그램 전압이 상대적으로 낮아 프로그램시 전력 소모를 감소시킬 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 리던던시 회로(redundancy circuit)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 리던던시 회로(10)는 퓨즈 제어 회로(100)와 퓨즈 셋 회로(200)를 포함한다. 퓨즈 셋 회로(200)는 퓨즈 셀부(210)와 리던던시 제어부(300)를 포함하여 구성될 수 있다. 상기 퓨즈 셀부(210)는 복수의 퓨즈 셀들(211~21n)을 포함한다.
퓨즈 제어 회로(100)는 프리차지 신호(PRE)와 프로그램 신호(PGM) 신호에 응답하여 복수의 퓨즈 셀들(211~21n)을 제어한다. 퓨즈 셀들(211~21n) 각각은 퓨즈 제어 회로(100)의 제어에 따라 불량 셀을 나타내는 퓨즈 어드레스들(FAP1~FAPn) 각각을 저장(프로그램)하고, 저장된 퓨즈 어드레스들(FAP1~FAPn) 각각에 상응하는 리페어 어드레스들(RDA1~RDAn)을 출력한다. 리던던시 제어부(300)는 리페어 어드레스들(RDA1~RDAn) 각각과 불량 셀의 어드레스인 내부 어드레스들(AP1~APn) 각각을 비교하고, 그 비교한 결과에 기초하여 리던던시 인에이블 신호(PREN)를 출력한다. 상기 리던던시 인에이블 신호(PREN)에 의하여 불량 메모리 셀을 리던던시 메모리 셀로 대체할 수 있다.
도 2는 도 1의 퓨즈 제어 회로와 하나의 퓨즈 셀의 연결 관계를 상세히 나타내는 회로도이다.
도 2를 참조하면, 퓨즈 제어 회로(100)는 제어 신호 생성부(110)와 퓨즈 셀 제어부(150)를 포함한다.
제어 신호 생성부(110)는 인버터들(111, 112, 113, 115, 116)과 낸드 게이트(114)를 포함하여 구성될 수 있다. 인버터(111)에는 프리차지 신호(PRE)가 입력되고, 인버터(112)에는 프로그램 신호(PGM)가 입력된다. 인버터들(111, 112)의 출력들은 낸드 게이트(114)에 입력되고, 낸드 게이트(114)의 출력은 인버터(115)에 입력된다. 인버터(115)의 출력은 인버터(116)에 입력된다. 또한 인버터(112)의 출력은 인버터(113)에 입력된다. 인버터(111)의 출력은 제1 제어 신호(CON1)에 해당하고, 인버터(116)의 출력은 제2 제어 신호(COB2)에 해당하고, 인버터(112)의 출력은 제3 제어 신호(CON3)에 해당하고, 인버터(115)의 출력은 제4 제어 신호(CON4)에 해당하고, 인버터(113)의 출력은 제5 제어 신호(CON5)에 해당한다. 제1 제어 신호(CON1)는 프리차지 신호(PRE)에 따라 논리 레벨이 결정되고, 제3 제어 신호(CON3) 및 제5 제어 신호(CON5)는 프로그램 신호(PGM)에 따라 논리 레벨이 결정되고, 제2 제어 신호(CON2) 및 제4 제어 신호(CON4)는 프리차지 신호(PRE) 및 프로그램 신호(PGM)에 따라 논리 레벨이 결정된다.
퓨즈 셀 제어부(150)는 엔모스 트랜지스터들(151~153)과 피모스 트랜지스터들(154~158)을 포함하여 구성될 수 있다. 퓨즈 셀(21i)은 낸드 게이트(221), 엔모스 트랜지스터들(222, 223), 피모스 트랜지스터들(224, 225, 226) 및 인버터들(227, 228)을 포함하여 구성될 수 있다. 여기서 엔모스 트랜지스터(221)는 제1 트랜지스터이고 엔모스 트랜지스터(223)는 제2 트랜지스터에 해당할 수 있다.
낸드 게이트(221)에는 퓨즈 어드레스(FAPi)와 프로그램 신호(PGM) 신호가 인가된다. 상기 프로그램 신호(PGM)는 프로그램 동작 시에는 하이 레벨이고, 그 외의 경우에는 로우 레벨일 수 있다. 피모스 트랜지스터(224)의 게이트는 낸드 게이트(221)의 출력과 연결되고, 소스는 외부 전압(VEXT)과 연결되고, 드레인은 제1 노드(N1)에 연결된다. 엔모스 트랜지스터(151)의 게이트에는 제4 제어 신호(CON4)가 인가되고, 드레인은 제1 노드(N1)에 연결되고, 소스는 접지 전압에 연결된다. 엔모스 트랜지스터(222)의 소스는 제1 노드(N1)에 연결되고, 드레인은 제2 노드(N2)에 연결되고 게이트는 제4 노드(N4)에 연결된다. 엔모스 트랜지스터(223)의 제1 단자(2231)는 제1 노드(N1)에 연결되고, 제2 단자(2232)는 제4 노드(N4)에 연결된다. 엔모스 트랜지스터(153)의 드레인은 제4 노드(N4)에 연결되고 소스는 접지 전압에 연결되고 게이트에는 제5 제어 신호(CON5)가 인가된다. 피모스 트랜지스터(225)의 소스는 제2 노드(N2)에 연결되고, 드레인은 제3 노드(N3)에 연결되고, 게이트는 제4 노드(N4)에 연결된다. 피모스 트랜지스터(226)의 소스는 제3 노드(N3)에 연결되고, 드레인은 제4 노드(N4)에 연결된다. 피모스 트랜지스터(158)의 드레인은 제4 노드(N4)에 연결되고, 게이트와 소스는 외부 전압(VEXT)에 연결된다. 엔모스 트랜지스터(152)의 드레인은 제2 노드(N2)에 연결되고, 게이트와 소스는 접지 전압에 연결된다. 피모스 트랜지스터(154)의 소스는 외부 전압(VEXT)에 연결되고, 게이트에는 제3 제어 신호(CON3)가 인가되고, 드레인은 제2 노드(N2)에 연결된다. 피모스 트랜지스터(155)듸 게이트에는 제2 제어 신호(CON2)가 인가되고, 소스는 외부 전압(VEXT)에 연결되고 드레인은 제3 노드(N3)에 연결된다. 피모스 트랜지스터(156) 의 게이트에는 제1 제어 신호(CON1)가 인가되고, 드레인은 제2 노드(N2)에 연결되고, 소스는 외부 전압(VEXT)에 연결된다. 피모스 트랜지스터(157)의 게이트에는 제1 제어 신호(CON1)가 인가되고, 소스는 외부 전압(EXT)에 연결되고, 드레인은 제4 노드(N4)에 연결된다. 인버터(227)는 제2 노드(N2)에 나타나는 신호를 반전하여 리페어 어드레스(RDAi)로 제공한다. 인버터(228)의 입력은 제4 노드(N4) 및 피모스 트랜지스터(157)의 드레인에 연결된다.
퓨즈 셀(21i)에 포함되는 엔모스 트랜지스터(222, 즉 제1 트랜지스터)와 엔모스 트랜지스터(223, 즉 제2 트랜지스터)는 동일한 크기를 갖되, 엔모스 트랜지스터(222)의 컨택(contact) 개수를 엔모스 트랜지스터(223)의 컨택 개수보다 줄여서 엔모스 트랜지스터(222)의 컨택 저항을 엔모스 트랜지스터(223)의 컨택 저항보다 증가시킬 수 있다. 이렇게 되면, 엔모스 트랜지스터(222)의 온(on) 전류가 엔모스 트랜지스터(223)의 온 전류보다 감소하게 된다.
도 3은 프로그램 신호와 제1 전원 전압, 제2 전원 전압 및 외부 전압과의 관계를 나타낸다.
도 3을 참조하면, 외부 전압(VEXT)은 프로그램 신호(PGM)에 응답하는 스위치(160)에 의하여 제1 전원 전압(VDD) 또는 제2 전압 전압(VDD2)에 선택적으로 연결된다. 예를 들어 프로그램 신호(PGM)가 로우 레벨이면 외부 전압(VEXT)은 제1 전원 전압(VDD)에 연결되고, 프로그램 신호(PGM)가 하이 레벨이면 외부 전압(VEXT)은 제2 전원 전압(VDD2)에 연결될 수 있다. 여기서 제1 전원 전압(VDD1)의 레벨은 제2 전원 전압(VDD2)보다 낮을 수 있다. 제1 전원 전압(VDD1)은 약 1.5V일 수 있고, 제 2 전원 전압(VDD2)은 약 4.0V일 수 있다. 즉 본 발명의 실시예에서는 프로그램 동작시에는 외부 전압(VEXT)이 약 4.0V이고 프리차지 동작 및 독출 동작시에는 외부 전압(VEXT)이 약 1.5V일 수 있다.
즉 본 발명의 실시예에 따른 퓨즈 제어 회로(100)의 제어 신호 생성부(110)는 프리차지 신호(PRE) 및 프로그램 신호(PGM)에 응답하여 제어 신호들(CON1~CON5)을 생성하고, 퓨즈 셀 제어부(150)는 프리차지 신호(PRE) 및 프로그램 신호(PGM)에 기초한 동작 모드에 따라서 제1 전원 전압(VDD1) 또는 제2 전원 전압(VDD2)을 퓨즈 셀(RDAi)에 연결할 수 있다. 여기서 동작 모드는 프리차지 동작, 프로그램 동작 및 독출 동작을 포함할 수 있다.
예를 들어, 프리차지 신호(PRE)가 하이 레벨이고 프로그램 신호(PGM) 신호가 하이 레벨일 경우는 프리차지 동작에 해당하고, 이 경우 제1 전원 전압(VDD1)이 외부 전압(VEXT)에 연결된다. 프리차지 신호(PRE)가 로우 레벨이고 프로그램 신호(PGM)가 하이 레벨인 경우는 프로그램 동작에 해당하고, 이 경우 제2 전원 전압(VDD2)이 외부 전압(VEXT)에 연결된다. 프리차지 신호(PRE)가 로우 레벨이고 프로그램 신호(PGM)가 로우 레벨이면, 독출 동작에 해당하고, 이 경우 다시 제1 전원 전압(VDD1)이 외부 전압(VEXT)에 연결된다.
도 5a 내지 도 5c는 각 동작 모드에 따른 퓨즈 셀의 동작을 나타내는 도면이다.
도 5a 내지 도 5c에서는 설명의 편의상 도 2의 퓨즈 제어 회로(110)와 퓨즈 셀(21i)에 포함되는 구성요소들의 구체적인 참조 번호는 도시하지 않았다.
도 5a는 프리차지 동작시의 퓨즈 셀의 동작을 나타낸다.
도 2, 도 3 및 도 5a를 참조하면, 상술한 바와 같이, 프리차지 신호(PRE)와 프로그램 신호(PGM)가 프리차지 동작을 나타내는 경우, 프리차지 신호(PRE)는 하이 레벨이고, 프로그램 신호(PGM)는 로우 레벨에 해당한다. 따라서, 경로(161)는 로우 레벨이므로 피모스 트랜지스터들(156)이 턴 온되어 경로들(162, 163)이 하이 레벨이 된다. 따라서 제2 노드(N2)와 제4 노드(N4)는 제1 전원 전압(VDD1) 레벨 즉 약 1.5V로 프리차지된다.
도 5b는 프로그램 동작시의 퓨즈 셀의 동작을 나타낸다.
도 2, 도 3 및 도 5b를 참조하면, 상술한 바와 같이, 프리차지 신호(PRE)와 프로그램 신호(PGM)가 프로그램 동작을 나타내는 경우, 프리차지 신호(PRE)는 로우 레벨이고, 프로그램 신호(PGM)는 하이 레벨에 해당한다. 이 때 퓨즈 어드레스(FAPi)도 하이 레벨이므로 낸드 게이트(221)의 출력이 로우 레벨이 되어 피모스 트랜지스터(221)가 턴 온 되어 제1 노드(N1)는 제2 전원 전압(VDD2)의 레벨로 풀업된다. 또한 제4 제어 신호(CON4)는 로우 레벨이므로 엔모스 트랜지스터(151)는 턴 오프되고 제5 제어 신호(CON5)는 하이 레벨이므로 엔모스 트랜지스터(153)는 턴 온 된다. 따라서 경로(171)를 따라서 전류가 흐르게 된다. 따라서 제4 노드(N4)는 접지 전압 레벨로 풀 다운된다. 또한 제3 제어 신호(CON3)가 로우 레벨이므로 피모스 트랜지스터(154)는 턴 온 되어 제2 노드(N2)는 제2 전원전압(VDD2)의 레벨로 상승한다. 따라서 프로그램 동작시에는 엔모스 트랜지스터(223, 즉 제2 트랜지스터)의 제1 단자(2231)는 접지 전압이 연결되어 소스 전극으로 사용되고, 제 2 단자(2232) 는 제2 전원 전압(VDD2)이 연결되어 드레인 전극으로 사용된다.
도 4a는 프로그램 동작시에 도 5b의 제2 트랜지스터를 I-I' 방향을 축으로 하여 자른 단면도이다.
도 4a를 참조하면, p형 기판(231), 제1 단자(2231)와 제2 단자(2232), 게이트 전극(234)과 게이트 산화막(235) 및 사이드 월(236, 237)이 도시되어 있다. 프로그램 동작시에는 상술한 바와 같이 제1 단자(2231)가 드레인 전극으로 사용되고 제2 단자(2232)가 소스 전극으로 사용되어 핫 일렉트론(hot electron)이 제2 단자(2232)로부터 제1 단자(2231) 방향으로 이동하게 되고, 이 핫 일렉트론(hot electron) 중 일부가 사이드 월(236)에 트랩된다. 따라서 프로그램 동작이 완료되면 엔모스 트랜지스터(223, 즉 제2 트랜지스터)의 문턱 전압이 사이드 월(236)에 트랩된 핫 일렉트론의 영향으로 엔모스 트랜지스터(222, 즉 제1 트랜지스터)의 문턱 전압보다 높아지게 된다.
도 5c는 독출 동작시의 퓨즈 셀의 동작을 나타낸다.
도 2, 도 3 및 도 5c를 참조하면, 상술한 바와 같이, 프리차지 신호(PRE)와 프로그램 신호(PGM)가 독출 동작을 나타내는 경우, 프리차지 신호(PRE)는 로우 레벨이고, 프로그램 신호(PGM)도 로우 레벨에 해당한다. 이 때 낸드 게이트(221)의 출력 신호는 하이 레벨이 되어 피모스 트랜지스터(224)는 턴 오프 된다. 제2 제어 신호(CON2)가 로우 레벨이므로 피모스 트랜지스터(155)가 턴 온되어 제3 노드(N3)가 제1 전원 전압(VDD1)의 레벨이 된다. 이에 따라서 피모스 트랜지스터(226)가 턴 온되어 경로(181)를 따라서 전류가 흐르게 되어 제4 노드(N4)는 제1 전원 전 압(VDD1)이 된다. 제4 노드(N4)가 하이 레벨이므로 엔모스 트랜지스터(222)가 턴 온된다. 이 경우에 엔모스 트랜지스터(223)는 프로그램 동작에서 문턱 전압이 높아졌기 때문에 제2 노드(N2)가 하이 레벨이어도 엔모스 트랜지스터(222)보다 더 늦게 턴 온된다. 또한 제4 제어 신호(CON4)가 하이 레벨이므로 엔모스 트랜지스터(151)가 턴 온되어 경로(182)를 따라 접지로 전류가 싱크된다. 따라서 제2 노드(N2)는 접지 전압 레벨이 된다. 제2 노드(N2)가 접지 전압 레벨이므로 리페어 어드레스(RDAi)는 하이 레벨이 된다. 그러므로 독출 동작시에는 엔모스 트랜지스터(223, 즉 제2 트랜지스터)의 제1 단자(2231)는 접지 전압 레벨이 되고 제2 단자(2232)는 제1 전원 전압(VDD1) 레벨이 된다. 즉 제2 트랜지스터의 제1 단자는 소스 전극으로 사용되고, 제2 단자는 드레인 전극으로 사용된다.
도 4b는 프로그램 동작시에 도 5c의 제2 트랜지스터를 I-I' 방향을 축으로 하여 자른 단면도이다.
도 4b를 참조하면, 상술한 바와 같이 독출 동작시에는 제1 단자(2231)에 접지 전압이 연결되어 소스 전극으로 사용되고, 제2 단자(2232)에 제1 전원 전압(VDD1)이 연결되어 드레인 전극으로 사용되는 것을 알 수 있다. 이렇게 되면 사이드 월(236) 트랩된 핫 일렉트론이 제1 단자(2231)와 제2 단자(2232) 사이의 채널 형성이 방해되어 문턱 전압이 높아진다. 제1 트랜지스터(222)보다 제2 트랜지스터(223)가 더 늦게 턴 온된다.
이와 같이, 본 발명의 실시예에서는 엔모스 트랜지스터(223)의 제1 단자(2231)와 제2 단자(2232)는 프로그램 동작에서는 각각 드레인 전극과 소스 전극 으로 사용되고, 독출 동작에서는 각각 소스 전극과 드레인 전극으로 사용된다.
프리차지 동작, 프로그램 동작 및 독출 동작에서 엔모스 트랜지스터(152)와 피모스 트랜지스터(158)는 항상 턴 오프되어 전류 경로가 형성되는 것을 방지한다. 또한 엔모스 트랜지스터(223)에 퓨즈 어드레스(FAPi)가 프로그램 되지 않으면 리페어 어드레스(RDAi)는 항상 로우 레벨이 된다.
도 6a는 본 발명의 일 실시예에 따른 도 1의 리던던시 제어부의 구성을 나타내는 회로도이다.
도 6a를 참조하면, 본 발명의 일 실시예에 따른 리던던시 제어부(310)는 복수의 XOR(배타적 논리합) 게이트들(311~31n) 및 노어 게이트(305)를 포함하여 구성될 수 있다. XOR 게이트들(311~31n) 각각에는 리페어 어스들(RDA1~RDAn) 각각과 내부 어드레스들(AP1~APn) 각각이 입력된다. XOR 게이트들(311~31n)은 각각 리페어 어스들(RDA1~RDAn) 각각과 내부 어드레스들(AP1~APn) 각각의 동일성 여부를 판단한다. 즉 리페어 어스들(RDA1~RDAn) 각각이 내부 어드레스들(AP1~APn) 각각과 동일한 경우에는 XOR 게이트들(311~31n)의 출력이 모두 로우 레벨이 되고, 따라서 노어 게이트(305)의 출력은 하이 레벨이 되어 리던던시 인에이블 신호(PREN)가 하이 레벨이 된다. 이 경우는 내부 어드레스들(AP1~APn)에 해당하는 메모리 셀들이 모두 불량이므로 불량 메모리 셀들을 로우 단위 또는 칼럼 단위로 리던던시 메모리 셀들로 대체하게 된다. 하지만 리페어 어스들(RDA1~RDAn)과 내부 어드레스들(AP1~APn)중 하나라도 일치하지 않으면 노어 게이트(305)의 출력은 로우 레벨이 되어 리던던시 인에이블 신호(PREN)가 로우 레벨이 된다. 이 경우에는 불량 메모리 셀의 대체는 발생하지 않는다.
도 6a의 실시예에서는 복수의 XOR 게이트들(311~31n)과 하나의 노어 게이트(305)를 포함하여 리던던시 제어부(310)가 구성되었지만, 다른 실시예예서는 복수의 XOR 게이트들(311~31n)의 출력들을 입력으로 하는 복수의 노어 게이트들(미도시)과 이 노어 게이트들의 출력들을 일력으로 하는 하나의 앤드 게이트(미도시)로 구성될 수도 있고, 또한 다른 로직 회로들로도 구성될 수 있다.
도 6b는 본 발명의 다른 실시예에 따른 도 1의 리던던시 제어부의 구성을 나타내는 회로도이다.
도 6b를 참조하면, 본 발명의 다른 실시예에 따른 리던던시 제어부(320)는 복수의 XNOR(배타적 논리곱) 게이트들(321~32n) 및 앤드 게이트(307)를 포함하여 구성될 수 있다. XNOR 게이트들(321~32n) 각각에는 리페어 어스들(RDA1~RDAn) 각각과 내부 어드레스들(AP1~APn) 각각이 입력된다. XNOR 게이트들(321~32n) 각각 리페어 어스들(RDA1~RDAn) 각각과 내부 어드레스들(AP1~APn) 각각의 동일성 여부를 판단한다. 즉 리페어 어스들(RDA1~RDAn) 각각이 내부 어드레스들(AP1~APn) 각각과 동일한 경우에는 XNOR 게이트들(321~32n)의 출력이 모두 하이 레벨이 되고, 따라서 앤드 게이트(307)의 출력은 하이 레벨이 되어 리던던시 인에이블 신호(PREN)가 하이 레벨이 된다. 이 경우는 내부 어드레스들(AP1~APn)에 해당하는 메모리 셀들이 모두 불량이므로 불량 메모리 셀들을 로우 단위 또는 칼럼 단위로 리던던트 메모리 셀들로 대체하게 된다. 하지만 리페어 어스들(RDA1~RDAn)과 내부 어드레스들(AP1~APn)중 하나라도 일치하지 않으면 앤드 게이트(307)의 출력은 로우 레벨이 되어 리던던시 인에이블 신호(PREN)가 로우 레벨이 된다. 이 경우에는 불량 메모리 셀의 대체는 발생하지 않는다.
도 6b의 실시예에서는 복수의 XNOR 게이트들(321~32n)과 하나의 앤드 게이트(315)를 포함하여 리던던시 제어부(310)가 구성되었지만, 다른 실시예예서는 복수의 XNOR 게이트들(321~32n))의 출력들을 입력으로 하는 복수의 앤드 게이트들(미도시)과 이 앤드 게이트들의 출력을 입력으로 하는 앤드 게이트(미도시)로 구성될 수도 있고, 또한 다른 로직 회로들로도 구성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 리던던시 회로의 구성을 개략적으로 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 리던던시 회로(700)는 퓨즈 제어 회로(405))와 복수의 퓨즈 셋 회로들(411~41m)을 포함하여 구성될 수 있다. 퓨즈 제어 회로(405)는 프리차지 신호(PRE) 및 프로그램 신호(PGM) 신호에 응답하여 복수의 퓨즈 셋 회로들(411~41m)을 제어한다. 퓨즈 제어 회로(405)의 구성은 도 2의 퓨즈 제어 회로(100)의 구성과 동일하고, 복수의 퓨즈 셋 회로들(411~41m) 각각의 구성은 도 1의 퓨즈 셋 회로(200)의 구성과 동일하므로 상세한 설명은 생략한다.
도 7의 실시예에서는 하나의 퓨즈 제어 회로(405)가 복수의 퓨즈 셋 회로들(411~41m)을 제어하고, 복수의 퓨즈 셋 회로들(411~41m)은 각각 프로그램 여부에 따른 논리 레벨을 갖는 리던던시 인에이블 신호(PERN1~PRENm)를 출력한다. 또한 복수의 퓨즈 셋 회로들(411~41m) 각각은 도 1에서와 같이 복수의 퓨즈 셀들(211~21n) 과 리던던시 제어부(300)를 포함하여 구성될 수 있다. 복수의 퓨즈 셋 회로들(411~41m)은 각각 메모리 셀 어레이의 일정 단위마다 구비될 수 있다. 이러한 일정 단위는 뱅크나 블록의 칼럼 이나 로우 일 수 있다. 즉 본 발명의 실시예에서는 하나의 퓨즈 제어 회로(405)가 복수의 퓨즈 셋 회로들(411~41m)을 제어하므로 점유 면적을 감소시킬 수 있고, 동작 전압을 낮출 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(500)는 어드레스 버퍼(510), 리던던시 회로(515), 어드레스 디코더(540) 및 메모리 셀 어레이(550)를 포함한다. 도 8의 실시예에서는 본 발명의 설명에 필요한 구성요소만을 도시하였으며, 반도체 메모리 장치(500)는 입출력 버퍼, 프리 디코더 및 그 밖의 주변 회로들을 포함할 수 있다. 예를 들어 프리디코더는 메인 프리디코더, 리던던시 프리디코더를 포함하여 구성될 수 있다. 이 경우 프리디코더는 어드레스 버퍼(510)와 리던던시 회로(515) 및 어드레스 디코더(540) 사이에 연결되어 내부 어드레스(APi)와 리던던시 인에이블 신호(PRENi)를 프리디코딩할 수 있다.
메모리 셀 어레이(550)는 노말 메모리 셀들(552)과 리던던트 메모리 셀들(554)을 포함한다. 리던던시 회로(515)는 퓨즈 제어 회로(520)와 복수의 퓨즈 셋 회로들(도 7참조)을 구비하는 퓨즈 셋 블록(530)을 포함한다. 퓨즈 제어 회로(520)의 구성은 도 2의 퓨즈 제어 회로(100)의 구성과 동일하고, 퓨즈 셋 블록(530)은 도 7의 복수의 퓨즈 셋 회로들(411~41m)을 포함하여 구성되므로 상세한 설명은 생 략한다. 리던던시 회로(515)는 노말 메모리 셀들(552)에 불량이 발생한 경우 프로그램되고, 프로그램 여부를 나타내는 리던던시 인에이블 신호(PRENi)를 출력한다. 어드레스 디코더(540)는 메인 디코더(542)와 리던던시 디코더(544)를 포함하고 내부 어드레스 신호(APi)와 리던던시 인에이블 신호(PRENi)에 기초하여 노말 메모리 셀들(552)과 리던던트 메모리 셀들(554)을 선택적으로 액세스한다.
이하에서는 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치(500)의 동작을 상세히 설명한다.
불량 셀이 아닌 정상적인 셀에의 액세스(access)에는 외부 어드레스(Ai)가 어드레스 버퍼(510)로 입력되고, 어드레스 버퍼(510)에서 버퍼링된 후의 어드레스인 내부 어드레스(APi)가 메인 디코더(542)에서 디코딩되어 액세스하고자 하는 상기 노말 메모리 셀 어레이(552) 내의 셀에 액세스하는 과정으로 이루어진다.
하지만, 불량 셀이 발생한 경우에는 리던던시 회로(515)의 퓨즈 셋 블록(530)에 구비되는 퓨즈 셀에 불량 셀을 지정하는 어드레스를 프로그램하여 리페어하는 과정이 수행된다. 이러한 리페어 이후에는 상기 프로그램된 어드레스(즉 리페어 어드레스)와 동일한 어드레스가 입력되면, 리던던시 인에이블 신호(PRENi)가 활성화되어 리던던시 디코더(544)를 활성화시킨다. 활성화된 리던던시 디코더(544)는 출력 신호(RK)에 의하여 메인 디코더(542)를 디스에이블하고, 불량 셀은 리던던시 메모리 셀 어레이(554)내의 리던던시 셀로 대체된다.
리던던시 회로(515)는 외부의 테스트 장치 등에서 제공되는 퓨즈 인에이블 신호(FEN)에 의하여 활성화되어 프리차지 신호(PRE) 및 프로그램 신호(PGM)에 응답 하여 불량 셀에 대한 리페어 동작을 수행한다. 불량 셀을 리페어하기 위하여 외부의 테스트 장치에 의하여 제공되는 퓨즈 인에이블 신호(FEN)가 어드레스 버퍼(510)에 입력되면, 반도체 메모리 장치(500)의 정상적 작동에 영향을 주지 않도록 하기 위하여 어드레스 버퍼(510) 내에서 별도의 퓨즈 어드레스(FAPi)를 생성한다. 이렇게 생성된 퓨즈 어드레스(FAPi)를 리던던시 회로(515)의 퓨즈 셋 블록에서는 프로그램 하여 리페어 어드레스를 생성한다.
도 9는 도 8의 어드레스 버퍼를 개략적으로 나타낸 블록도이다.
도 9를 참조하면, 어드레스 버퍼(510)는 버퍼부(511)와 낸드 게이트(512) 및 인버터(513)를 포함한다. 낸드 게이트(512)는 인버터(513)의 조합은 외부 어드레스(Ai)와 퓨즈 인에이블 신호(FEN)를 수신하여 외부 어드레스(Ai)의 상태에 따라 퓨즈셀 어드레스(FAiP)를 생성한다. 버퍼부(511)는 통상적인 어드레스 버퍼 회로로 이루어져 외부 어드레스(Ai)를 버퍼링하여 내부 어드레스(APi)로 출력한다.
즉 반도체 메모리 장치의 정상적인 동작에는 지장이 없도록 하고 리페어도 할 수 있도록 하기 위해, 퓨즈 셀 어드레스(FAiP)는 퓨즈 셋 블록(530)의 입력 어드레스로 사용되어 퓨즈 셀의 트랜지스터에 프로그램된다(도 2 참조). 리페어 동작 이후의 반도체 메모리 장치(500)의 동작 시에는 퓨즈 인에이블 신호(FEN)가 로우 레벨로 인가되므로, 리던던시 회로(515)는 동작하지 않아 정상적인 동작에는 영향을 미치지 않는다.
어드레스 버퍼(510)의 동작에 있어서, 불량 셀이 없는 경우에는 퓨즈 인에이블 신호(FEN)가 로우 상태로 인가된다. 하지만 불량 셀이 있는 경우에는 리페어가 수행되어야 하므로, 퓨즈 인에이블 신호(FEN)가 하이 상태로 인가된다. 즉 외부 어드레스(Ai)가 하이 상태이고, 퓨즈 인에이블 신호(FEN)가 하이 상태인 경우에 퓨즈 셀 어드레스(FAPi)가 하이 상태로 되어, 퓨즈 셀 어드레스(FAPi)가 퓨즈 셀의 트랜지스터에 프로그램된다. 리페어 동작 이후의 반도체 메모리 장치(500)의 동작 시에는 퓨즈 인에이블 신호(FEN)가 로우 레벨로 인가되므로, 리던던시 회로(515)는 동작하지 않아 정상적인 동작에는 영향을 미치지 않는다.
도 10은 본 발명의 일 실시예에 따른 도 9의 노말 메모리 셀 어레이의 구성을 개략적으로 나타낸다.
도 10을 참조하면, 노말 메모리 셀 어레이(552)는 복수의 뱅크들(561, 562, 563, 564)을 포함할 수 있다. 뱅크의 개수는 실시예에 따라 달라질 수 있다.
도 11a는 본 발명의 일 실시예에 따른 하나의 뱅크와 리던던시 회로를 나타낸다.
도 11a를 참조하면, 하나의 뱅크(561)에 대하여 로우 퓨즈 셋 블록(532)과 칼럼 퓨즈 셋 블록(531)과 퓨즈 제어 회로(521)가 개시되어 있다. 로우 퓨즈 셋 블록(532)은 뱅크(561)의 로우의 개수만큼의 퓨즈 셋 회로들(도 7 참조)을 포함한다. 칼럼 퓨즈 셋 블록(531)은 뱅크(561)의 칼럼의 개수만큼의 퓨즈 셋 회로들(도 7참조)을 포함한다. 각 퓨즈 셋 회로들은 도 1에 도시된 바와 같이 퓨즈 셀부(210)와 리던던시 제어부(300)를 포함할 수 있다. 이 경우 리던던시 제어부(300)에서 출력되는 리던던시 인에이블 신호(PRENi)가 활성화되면 해당 로우 또는 칼럼이 리던던시 메모리 셀로 대체된다. 즉 도 7의 실시예에서는 하나의 퓨즈 제어 회로(521)가 뱅크(561)의 칼럼의 개수와 로우의 개수를 합한 개수의 퓨즈 셋 회로들을 제어한다.
도 11b는 본 발명의 다른 실시예에 따른 하나의 뱅크와 리던던시 회로를 나타낸다.
도 11b를 참조하면, 하나의 뱅크(561)에 대한 로우 퓨즈 셋 블록(532)은 퓨즈 제어 회로(525)가 제어하고, 칼럼 퓨즈 셋 블록(531)은 퓨즈 제어 회로(523)가 제어한다. 도 11b에서도 도 1에 도시된 바와 같이 퓨즈 셀부(210)와 리던던시 제어부(300)를 포함할 수 있다. 이 경우 리던던시 제어부(300)에서 출력되는 리던던시 인에이블 신호(PRENi)가 활성화되면 해당 로우 또는 칼럼이 리던던시 메모리 셀로 대체된다.
따라서 본 발명의 실시예에 따르면, 복수의 퓨즈 셋 회로들을 하나 또는 두 개의 퓨즈 제어 회로가 제어함으로써 점유 면적을 감소시키고, 동작 전압을 낮출 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 방법을 나타내는 흐름도이다.
이하 도 1, 2, 5a 내지 5c, 10 및 도 12를 참조하여 반도체 메모리 장치의 리페어 방법을 상세히 설명한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 방법(600)에서는 메모리 셀에 불량 셀이 발생한 경우, 불량 셀을 나타내는 퓨즈 어드레스(FAPi)를 퓨즈 셀(211~21n)에 프로그램한다(S610). 단계(S610) 이전에 메모리 셀 어레 이(550)의 노말 메모리 셀 어레이(552)에 대한 테스트를 수행하고, 상기 테스트 중 페일이 검출되는 경우, 노말 메모리 셀의 페일 정보를 출력하고, 불량 셀을 지정하는 어드레스로부터 로우 페일인지 칼럼 페일인지를 분류하고, 이러한 분류 결과로부터 로우 리페어할 것인지 칼럼 리페어할 것인지를 판단할 수 있다.
만일 로우 페일인 경우, 그 페일이 리페어 가능한지를 먼저 판단한다. 리페어가 불가능한 경우 그 페일 결과를 그대로 출력한다. 반대로 리페어가 가능한 경우에는 로우 어드레스는 상기 불량 셀을 지정하는 어드레스가 되도록하고 칼럼 어드레스는 리페어시 사용하고자 하는 퓨즈 셀의 어드레스가 되도록 하여 퓨즈 셀을 선택한다. 퓨즈 셀 인에이블 신호(FEN)의 제어에 의하여 어드레스 버퍼(510)로부터 퓨즈 셀 어드레스(FAPi)를 출력하고, 프리차지 신호(PRE)와 프로그램 신호(PGM)를 이용하여 퓨즈 셀 어드레스(FAPi)를 퓨즈 셀(211~21n)에 프로그램한다.
만일 칼럼 페일인 경우, 그 페일이 리페어 가능한지를 먼저 판단한다. 리페어가 불가능한 경우 그 페일 결과를 그대로 출력한다. 반대로 리페어가 가능한 경우에는 칼럼 어드레스는 상기 불량 셀을 지정하는 어드레스가 되도록하고 로우 어드레스는 리페어시 사용하고자 하는 퓨즈 셀의 어드레스가 되도록 하여 퓨즈 셀을 선택한다. 퓨즈 셀 인에이블 신호(FEN)의 제어에 의하여 어드레스 버퍼(510)로부터 퓨즈 셀 어드레스(FAPi)를 출력하고, 프리차지 신호(PRE)와 프로그램 신호(PGM)를 이용하여 퓨즈 셀 어드레스(FAPi)를 퓨즈 셀(211~21n)에 프로그램한다.
저장된 퓨즈 어드레스를 독출하여 리페어 어드레스(RDAi)를 출력한다(S620). 리페어 어드레스(RDAi)와 내부 어드레스(APi)를 비교하고, 그 비교한 결과에 기초 하여 리던던시 인에이블 신호(PERNi)를 출력한다(S630). 즉 리페어 어드레스(RDAi)와 내부 어드레스(APi)가 동일하면 리던던시 인에이블 신호가 활성화되어 로우 리페어 또는 칼럼 리페어를 수행한다.
리던던시 인에이블 신호(PRENi)가 활성화되면 리던던시 디코더(540)에 의하여 메인 디코더(542)는 디스에이블되고, 불량 메모리 셀은 리던던시 메모리 셀로 대체된다. 이 경우, 내부 어드레스(APi)에 기초하여 불량 메모리 셀은 로우 단위 또는 칼럼 단위로 리던던시 메모리 셀로 대체될 수 있다.
이상, 리던던시 회로, 반도체 메모리 디바이스 및 리페어 방법에 대하여 본 발명의 실시예들을 설명하였지만, 이러한 본 발명의 실시예들은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있을 것이다. 나아가, 본 발명의 기술적 사상은 리던던시 회로, 반도체 메모리 디바이스 및 리페어 방법에 한정되는 것이 아니라, 퓨즈 셀을 이용하여 반도체 메모리 디바이스의 결함 셀을 리페어하는 여러 기술분야에 확장될 수 있다.
본 발명의 실시예들에 따르면 트랜지스터의 불휘발성 특성을 이용한 퓨즈 셀을 구성하고 하나의 퓨즈 제어 회로가 복수의 퓨즈 셀들을 제어함으로서 차지하는 면적을 감소시키고, 웨이퍼 레벨 뿐만 아니라 패키지 레벨에서도 리페어가 가능하고, 프로그램 전압이 상대적으로 낮아 프로그램시 전력 소모를 감소시킬 수 있어, 대용량 메모리를 채용하는 여러 응용분야에서 리페어 수단으로서 폭 넓게 적용될 수 있을 것이다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 리던던시 회로를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 퓨즈 제어 회로와 하나의 퓨즈 셀의 연결 관계를 상세히 나타내는 회로도이다.
도 3은 프로그램 신호와 제1 전원 전압, 제2 전원 전압 및 외부 전압과의 관계를 나타낸다.
도 4a는 프로그램 동작시에 도 5b의 제2 트랜지스터를 I-I' 방향을 축으로 하여 자른 단면도이다.
도 4b는 프로그램 동작시에 도 5c의 제2 트랜지스터를 I-I' 방향을 축으로 하여 자른 단면도이다.
도 5a는 프리차지 동작시의 퓨즈 셀의 동작을 나타낸다.
도 5b는 프로그램 동작시의 퓨즈 셀의 동작을 나타낸다.
도 5c는 독출 동작시의 퓨즈 셀의 동작을 나타낸다.
도 6a는 본 발명의 일 실시예에 따른 도 1의 리던던시 제어부의 구성을 나타내는 회로도이다.
도 6b는 본 발명의 다른 실시예에 따른 도 1의 리던던시 제어부의 구성을 나타내는 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 리던던시 회로의 구성을 개략적으로 나타내는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 9는 도 8의 어드레스 버퍼를 개략적으로 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 도 9의 노말 메모리 셀 어레이의 구성을 개략적으로 나타낸다.
도 11a는 본 발명의 일 실시예에 따른 하나의 뱅크와 리던던시 회로를 나타낸다.
도 11b는 본 발명의 다른 실시예에 따른 하나의 뱅크와 리던던시 회로를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 방법을 나타내는 흐름도이다.

Claims (20)

  1. 동일한 크기를 가지되, 서로 다른 컨택(contact) 저항을 가지는 제1 및 제2 트랜지스터를 구비하고, 리페어 시에 불량 셀을 나타내는 퓨즈 어드레스를 저장하고, 상기 저장된 퓨즈 어드레스에 상응하는 리페어 어드레스를 각각 출력하는 복수의 퓨즈 셀들을 구비하는 퓨즈 셋 회로; 및
    상기 복수의 퓨즈 셀들에 공통으로 연결되고, 프로그램 신호 및 프리차지 신호에 응답하여 상기 퓨즈 셀들 각각에 상기 퓨즈 어드레스가 저장되도록 상기 퓨즈 셀들을 제어하는 퓨즈 제어 회로를 포함하는 리던던시 회로.
  2. 제1항에 있어서, 상기 퓨즈 제어 회로는,
    상기 프로그램 신호 및 상기 프리차지 신호에 응답하여 복수의 제어 신호들을 생성하는 제어 신호 생성부; 및
    상기 복수의 제어 신호들에 응답하여 상기 프로그램 신호 및 상기 프리차지 신호에 기초한 동작 모드에 따라 제1 전원 전압 및 제2 전원 전압을 상기 퓨즈 셀들에 선택적으로 연결하는 퓨즈 셀 제어부를 포함하는 것을 특징으로 하는 리던던시 회로.
  3. 제2항에 있어서, 상기 제1 전원 전압의 레벨은 상기 제2 전원 전압의 레벨보다 낮고, 상기 프로그램 신호와 상기 프리차지 신호가 프리차지 동작과 독출 동작 을 나타낼 때, 상기 제1 전원 전압이 상기 퓨즈 셀들에 연결되고, 상기 프로그램 신호와 상기 프리차지 신호가 프로그램 동작을 나타낼 때 상기 제2 전원 전압이 상기 퓨즈 셀들에 연결되는 것을 특징으로 하는 리던던시 회로.
  4. 제3항에 있어서, 상기 프로그램 동작 시에 상기 퓨즈 어드레스는 상기 제2 트랜지스터에 프로그램 되는 것을 특징으로 하는 리던던시 회로.
  5. 제4항에 있어서, 상기 퓨즈 어드레스가 프로그램된 상기 제2 트랜지스터는 상기 제1 트랜지스터보다 문턱 전압이 더 높은 것을 특징으로 하는 리던던시 회로.
  6. 제3항에 있어서, 상기 프로그램 동작 시에는 상기 제2 트랜지스터의 제1 단자와 제2 단자는 각각 드레인과 소스 사용되고 상기 독출 동작 시에는 상기 제1 단자와 상기 제2 단자는 각각 소스와 드레인으로 사용되는 것을 특징으로 하는 리던던시 회로.
  7. 제1항에 있어서,
    상기 퓨즈 셋 회로는 상기 리페어 어드레스와 상기 불량 셀의 어드레스인 내부 어드레스를 비교한 결과에 기초하여 리던던시 인에이블 신호를 출력하는 리던던시 제어부를 더 포함하는 것을 특징으로 하는 리던던시 회로.
  8. 제7항에 있어서, 상기 리던던시 인에이블 신호는 상기 리페어 어드레스와 상기 내부 어드레스가 동일한 경우에는 하이 레벨이고, 상기 리페어 어드레스와 상기 내부 어드레스가 상이한 경우에는 로우 레벨인 것을 특징으로 하는 리던던시 회로.
  9. 제1항에 있어서, 상기 퓨즈 셋 회로는 복수개인 것을 특징으로 하는 리던던시 회로.
  10. 제9항에 있어서, 상기 퓨즈 제어 회로는 상기 복수개의 퓨즈 셋 회로들에 공통으로 연결되는 것을 특징으로 하는 리던던시 회로.
  11. 노말 메모리 셀들과 리던던트 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 노말 메모리 셀들에 불량이 발생한 경우 프로그램되고, 프로그램 여부를 나타내는 리던던시 인에이블 신호를 출력하는 리던던시 회로; 및
    어드레스 신호 및 상기 리던던시 인에이블 신호에 기초하여 상기 노말 메모리 셀들과 상기 리던던트 메모리 셀들을 선택적으로 액세스 하는 어드레스 디코더를 포함하고,
    상기 리던던시 회로는
    동일한 크기를 가지되, 서로 다른 컨택(contact) 저항을 가지는 제1 및 제2 트랜지스터를 구비하고, 리페어 시에 불량 셀을 나타내는 퓨즈 어드레스를 저장하고, 상기 저장된 퓨즈 어드레스에 상응하는 리페어 어드레스를 각각 출력하는 복수 의 퓨즈 셀들을 구비하는 퓨즈 셋 회로; 및
    상기 복수의 퓨즈 셀들에 공통으로 연결되고, 프로그램 신호 및 프리차지 신호에 응답하여 상기 퓨즈 셀들 각각에 상기 퓨즈 어드레스가 저장되도록 상기 퓨즈 셀들을 제어하는 퓨즈 제어 회로를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 반도체 메모리 장치는
    상기 불량 셀을 지정하는 외부 어드레스에 응답하여 상기 퓨즈 어드레스를 출력하는 어드레스 버퍼를 더 포함하고,
    상기 어드레스 버퍼는 상기 외부 어드레스에 기초하여 상기 불량 셀의 어드레스인 내부 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 리던던시 회로는
    상기 리페어 어드레스와 상기 내부 어드레스를 비교한 결과에 기초하여 상기 리던던시 인에이블 신호를 출력하는 리던던시 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 메모리 셀 어레이는 복수의 뱅크들을 구비하고, 상기 퓨즈 셋은 상기 뱅크의 로우 마다 구비되는 로우 퓨즈 셋 회로들과 칼럼 마다 구비되는 칼럼 퓨즈 셋 회로들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 로우 퓨즈 셋 회로들과 상기 칼럼 퓨즈 셋 회로들은 상기 퓨즈 제어 회로에 공통으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 퓨즈 제어 회로는 상기 로우 퓨즈 셋 회로들과 공통으로 연결되는 제1 퓨즈 제어 회로 및 상기 칼럼 퓨즈 셋 회로들과 공통으로 연결되는 제2 퓨즈 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 반도체 메모리 장치의 리페어 방법으로서,
    동일한 크기를 가지되, 서로 다른 온 저항을 가지는 제1 및 제2 트랜지스터를 구비하는 퓨즈 셀에 불량 셀을 나타내는 퓨즈 어드레스를 프로그램하는 단계;
    상기 프로그램된 퓨즈 어드레스를 독출하여 리페어 어드레스를 출력하는 단계; 및
    상기 리페어 어드레스와 상기 불량 셀의 어드레스인 내부 어드레스를 비교한 결과에 기초하여 리던던시 인에이블 신호를 출력하는 단계를 포함하는 리페어 방법.
  18. 제17항에 있어서, 상기 퓨즈 어드레스는 상기 제2 트랜지스터에 프로그램되는 것을 특징으로 하는 리페어 방법.
  19. 제18항에 있어서, 상기 퓨즈 어드레스가 프로그램된 상기 제2 트랜지스터의 문턱전압은 상기 제1 트랜지스터의 문턱 전압보다 더 높아지는 것을 특징으로 하는 리페어 방법.
  20. 제17항에 있어서, 상기 프로그램 시에는 상기 프로그램 시에는 상기 제2 트랜지스터의 제1 단자와 제2 단자는 각각 드레인과 소스로 사용되고 상기 독출 시에는 상기 제1 단자와 상기 제2 단자는 각각 소스와 드레인으로 사용되는 것을 특징으로 하는 리페어 방법.
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