KR20060000882A - 패키지 레벨에서 효율적으로 결함을 리페어할 수 있는반도체 메모리 장치 - Google Patents

패키지 레벨에서 효율적으로 결함을 리페어할 수 있는반도체 메모리 장치 Download PDF

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Abstract

본 발명은 리페어 공정시 특정 한 비트의 결함을 구제하는 것이 아니라, 메모리 장치의 전체적인 특성을 향상시켜 전체적으로 결함이 구제될 수 있도록 하는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 코어영역; 및 상기 메모리 코어영역에서 사용되는 내부전압을 생성하여 출력하는 내부전압 발생수단을 구비하며, 상기 내부전압 발생수단은 안티퓨즈를 구비하여, 구비된 안티퓨즈의 블로잉여부에 따라 상기 내부전압의 출력레벨을 조정할 수 있는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
반도체, 퓨즈, 안티퓨즈, 리페어, 전원전압.

Description

패키지 레벨에서 효율적으로 결함을 리페어할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REPAIRING ERROR IN PACKAGE LEVEL EFFICIENTLY}
도1은 반도체 메모리 장치의 블럭구성도.
도2는 도1에 도시된 안티퓨즈부를 나타내는 블럭구성도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 블럭구성도.
도4는 도3에 도시된 테스트회로부(110)를 나타내는 회로도.
도5는 도3에 도시된 안티퓨즈회로부(120)를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호 설명
MN1 ~ MN11 : 앤모스트랜지스터
본 발명은 반도체 장치에 관한 것으로, 특히 안티퓨즈를 구비하여 효과적으로 결함을 리페어할 수 있는 반도체 장치에 관한 것이다.
반도체 장치, 특히 메모리 장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리되어야 한다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.
즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식이다.
한편, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트 라인(Bit Line) 또는 워드 라인(Word line)를 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.
그러나, 퓨즈를 이용하여 반도체 장치를 리페어하는 경우에는 웨이퍼 상태에서 리페어를 하기 때문에 패키기까지 된 상태에서 불량셀이 발견될 시에는 사용할 수 없다. 따라서 이를 보완하기 위해서 개발된 것이 안티퓨즈 방식이다.
기본적인 안티퓨즈 장치는 일반적으로 저항성 퓨즈 장치로써, 초기에 프로그램되지 않은 상태에서는 매우 높은 저항(100Mohm)을 가지며, 적절한 프로그램 동작 이후에는 매우 낮은 저항(〈10Kohm)을 지니게 된다. 안티퓨즈 장치는, 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicondioxide-silicon nitride-silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼여 있는 캐패시터 형태로 구성된다.
안티퓨즈는 충분한 시간 동안 안티퓨즈의 양단자를 통해 고전압을 인가하여 양 단자사이의 유전체를 파괴하여 단락시킴으로서 프로그래밍 한다. 그러나 안티퓨즈는 퓨즈에 비해 그 특성상 큰 면적을 필요로 하는 단점을 가지고 있다.
따라서 퓨즈를 사용하여 결함셀을 리페어하는 방법을 취하게 되면 패키지 이후의 결함셀을 리페어할 수 없는 취약점이 있으며, 안티퓨즈를 사용하여 결함셀을 리페어하는 방법을 사용하게 되면 패키지후에도 결함셀을 리페어할 수 있으나 안티퓨즈 특성상 큰 면적을 필요로 한다는 문제점을 가지고 있다.
현재는 적은 면적을 차지하는 퓨즈를 이용하여 웨이퍼레벨에서 레이저 조사를 이용하여 리페어 공정을 실시하고, 패키지 상태에서 발생되는 소수의 비트페일 만을 리페어하는데 안티퓨즈를 사용하고 있다.
도1은 반도체 메모리 장치의 블럭구성도이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 다수의 단위셀을 각각 구비하는 메모리 블럭(Memory Block)를 다수 구비하며, 웨이퍼레벨에서 메모리 블럭에서 결함셀이 발견되었을 때에 리페어하기 위한 퓨즈회로부(10)와, 패키지 레벨에서 결함셀이 발견되었을 때에 리페어하기 위한 안티퓨즈회로부(20)을 구비한다.
전술한 바와 같이, 퓨즈회로부(10)은 다수의 퓨즈를 구비하여, 입력된 어드레스가 리페어된 어드레스이면 치환된 예비셀에서 데이터 억세스가 일어날 수 있도록 어드레스 경로를 치환한다. 이를 위해 퓨즈회로부(10)은 다수의 퓨스세트를 구비하게 되며, 구비되는 퓨즈세트의 수에 따라 치환할 수 있는 어드레스의 수가 결정된다.
한편, 안티퓨즈회로부(20)는 회로내부에 안티퓨즈셀을 구비하여 입력된 어드레스가 리페어된 어드레스이면 내부적으로 구비된 안티퓨즈셀(Anti-Cell)에 데이터가 억세스될 수 있도록 데이터 어드레스 경로를 치환한다.
도2는 도1에 도시된 안티퓨즈부를 나타내는 블럭구성도이다.
도2를 참조하여 살펴보면, 안티퓨즈부(21)은 X어드레스 즉, 로우어드레스용으로 구비된 X 안티퓨즈박스부(Anti Fuse_X)와 Y어드레스 즉, 컬럼어드레스용으로 구비된 Y 안티퓨즈박스부(Anti Fuse_Y)를 구비한다. 각각의 안티퓨즈박스부는 다수의 안티퓨즈세트(AntiFuse_Y0 ~ AntiFuse_Ym)를 구비하며, 하나의 안티퓨즈세트가 하나의 어드레스를 치환할 수 있다. 따라서 구비되는 안티퓨즈세트의 수에 따라서 치환할 수 있는 어드레스의 수가 정해진다.
하나의 안티퓨즈세트(AntiFuse_Y0)는 다수의 안티퓨즈가 구비되는데, 각각의 안티퓨즈는 두 노드(A,B)에 고전압을 가하게 되면, 가운데 구비된 절연체가 파괴되어 단락이 되고, 단락이 됨으로서 프로그래밍되는 것이다.
종래기술에서 패키지 레벨에서 결함을 구제하는 방식은 전술한 바와 같이 메모리 장치에 구비되는 안티퓨즈를 이용하는 방식인데, 안티퓨즈를 이용하는 리페어 공정에서는 한 비트씩의 에러를 치유하게 된다.
한 비트의 에러를 치유하기 위해서는 로우어드레스의 수와 컬럼어드레스의 수에 해당되는 만큼 안티퓨즈를 단락시켜야 하는데, 만약 1기가 메모리 장치인 경우 로우어드레스가 15개, 컬럼어드레스가 15라면 총 30번의 안티퓨즈를 단락시켜야 한다.
따라서 한 비트의 결함을 구제하기 위해 많은 안티퓨즈를 단락시켜야 하기 때문에 리페어 공정시간의 길어지며, 하나라도 제대로 단락이 되질 않으면 결함이 구제되지도 않는 문제점이 있다.
뿐만아니라 안티퓨즈를 이용하여 종래와 같이 리페어 공정을 수행하게 되면, 한번에 한비트씩만 구제가 가능하다는 것이다.
일반적으로 메모리 장치의 경우 결함이 발생할 때에 특정 패턴에 대해 열악한 특성을 보이고 있으며, 1비트의 결함보다는 멀티비트 결함이나 컬럼전체가 페일 나는 경우가 빈번히 일어나고 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 리페어 공정시 특정 한 비트의 결함을 구제하는 것이 아니라, 메모리 장치의 전체적인 특성을 향상시켜 전체적으로 결함이 구제될 수 있도록 하는 반도체 메모리 장치를 제공함을 목적으로 한다.
상기의 목적을 달성하기 위하여 본 발명은 메모리 코어영역; 및 상기 메모리 코어영역에서 사용되는 내부전압을 생성하여 출력하는 내부전압 발생수단을 구비하며, 상기 내부전압 발생수단은 안티퓨즈를 구비하여, 구비된 안티퓨즈의 블로잉여부에 따라 상기 내부전압의 출력레벨을 조정할 수 있는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
본 발명은 패키지 레벨에서 리페어 공정시 한비트의 결함을 대체하는 대신, 메모리 장치의 내부전원(DC) 레벨을 안티퓨즈를 이용하여 변화시켜서 전체적인 특성을 향상시켜 결함을 구제하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 블럭구성 도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 메모리 코어영역(300)과, 메모리 코어영역(300)에서 사용되는 내부전압(예를 들어 VBB)을 생성하여 출력하는 내부전압 발생부(100)를 구비하며, 내부전압 발생부(100)는 안티퓨즈를 구비하여, 구비된 안티퓨즈의 블로잉여부에 따라 내부전압의 출력레벨을 조정할 수 있는 것을 특징으로 한다.
메모리 장치는 동작하는 다양한 내부전압이 필요하다. 여기서는 메모리 코어영역의 모스트랜지스터의 백바이어스 전압(voltage of back bias, VBB)을 내부전압으로 가정하고 설명한다.
내부전압 발생부(100)는 테스트모드시에 입력되는 테스트신호(TM_VBBDN)에 응답하여, 내부전압(VBB)의 출력레벨을 조정하여 출력하는 테스트회로부(110)와, 구비되는 안티퓨즈회로를 블로잉함으로서, 테스트모드시에 레벨 조정된 내부전압을 고정시켜 출력하기 위한 안티퓨즈회로부(120)를 구비한다.
도4는 도3에 도시된 저전압 발생부의 테스트회로부(110)를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 테스트회로부(110)는 일측이 접지전압(VSS)에 접속된 다이오드형 모스트랜지스터(MN2)와, 일측이 모스트랜지스터(MN2)의 타측에 접속된 다이오드형 모스트랜지스터(MN3)와, 게이트로 테스트 신호(TM_VBBDN)를 입력받고 일측은 접지전압(VSS)에 타측은 모스트랜지스터(MN2)와 모스트랜지스터(MN3)의 공통접속단에 접속된 모스트랜지스터(MN1)와, 게이트로 제어신호(vbba)를 입력 받고 일측이 모스트랜지스터(MN5)의 타측에 접속되며, 타측으로 백바이어스 전압(VBB)을 출력하는 모스트랜지스터(MN6)와, 모스트랜지스터(MN3)의 타측과 모스트랜지스터(MN6)의 일측 사이에 직렬연결된 모스트랜지스터(MN4,MN5)를 구비한다.
도5는 도3에 도시된 저전압 발생부의 안티퓨즈회로부(120)를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 안티퓨즈회로부(120)는 일측이 접지전압(VSS)에 접속된 다이오드형 모스트랜지스터(MN7)와, 일측이 모스트랜지스터(MN7)의 타측에 접속된 다이오드형 모스트랜지스터(MN8)와, 모스트랜지스터(MN7)의 일측과 타측에 접속된 안티퓨즈(121)와, 게이트로 제어신호(vbba)를 입력받고 일측이 모스트랜지스터(MN9)의 타측에 접속되며, 타측으로 백바이어스 전압(VBB)을 출력하는 모스트랜지스터(MN11)와, 모스트랜지스터(MN8)의 타측과 모스트랜지스터(MN11)의 일측 사이에 직렬연결된 모스트랜지스터(MN9,MN19)를 구비한다.
이하에서는 도3 내지 도5를 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
본 실시예에서는 패키지 레벨에서 안티퓨즈를 단락시켜 내부전원 레벨을 변경하는 것ㅇ르 특징으로 하고 있다.
따라서 안티퓨즈를 통한 내부전원 레벨의 변경회로에는 통상적인 안티퓨즈가 구비된다.
도4와 도5는 패키지 테스트에서 불량이 발생한 메모리 장치의 백바이어스 전압(VBB)레벨을 변경하여 결함을 구제하는 경우를 나타낸 것이다.
패키지 레벨에서 리프레쉬 관련 테스트를 실시하여 페일이 난 경우 백바이어스 전압의 레벨을 낮추어주면 리프레쉬 특성이 개선되어 페일난 것을 리페어할 수 있다.
먼저 테스트 모드시에 테스트회로부(110)로 테스트신호(TM_VBBDN)를 입력시키면, 테스트회로부(110)에서 출력되는 백바이어스전압(VBB)의 레벨에 변화가 생긴다.
이 때 출력되는 백바이어스전압(VBB)으로 인해 리프레쉬 특성이 좋아지게 되면, 안티퓨즈회로부(120)의 안티퓨즈를 블로잉시킨다.
안티퓨즈회로부(120)는 안티퓨즈가 블로잉되면, 3개의 모스트랜지스터만큼 문턱전압(Vt)이 떨어진 백바이어스 전압이 메모리 코어영역으로 공급되는 것이다.
패키지 레벨에서의 불량은 대부분 물리적인 결함에 의해 발생하기 보다는 특정 패턴의 특성이 열악하기 때문에 발생하므로, 특정 패턴의 특성이 개선되는 방향으로 내부전원레벨을 변화시켜 주면 페일이 개선될 수 있는 것이다.
예를 들어 반도체 메모리 장치의 게이트 오프 리키지(Gate Off-leakage) 특성이 취약한 경우 백바이어스 전압(VBB)의 레벨의 절대값을 올려주면 페일이 개선되며, tWR(Write margin)특성이 취약한 경우 고전압(VPP) 레벨을 올려주면 페일이 개선된다.
즉, 내부 전원레벨의 레벨이 최적화되지 않아 페일이 발생할 경우, 본 실시예에서와 같이 안티 퓨즈 블로잉을 이용하여 내부전원레벨을 변화시키면 페일이 제거할 수 있다.
메모리 장치는 페일나는 경우 그 원인에 따라 내부전압 레벨을 변경하는 방식이 달라지기 때문에 각 내부전합 발생회로에 대해 적절한 안티퓨즈회로부를 설계해둔 다음, 테스트모드시에 어떤 조건에서 페일이 사라지는 지 확인한 다음, 그 조건으로 안티퓨즈를 단락시켜 프로그래밍함으로서 다양한 불량에 대한 결함구제가 폭넓게 가능하다.
본 실시예에서는 메모리 코어영역에서 사용되는 백바이어스 전압을 가지고 설명하였으나, 본 발명을 오버드라이빙 동작에 사용되는 고전압(VPP) 또는 다른 내부전압(예를 들어 코어전압(Vcore) 또는 지연고정루프에 사용되는 전압(VDLL))에도 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 패키지 레벨에서의 결함 구제를 내부전압레벨의 조정을 이용하여 함으로서 페일난 하나의 셀 뿐만 아니라 잠재적 페일 가능성이 있는 다른 셀까지도 전체적으로 양호한 특성을 갖게 할 수 있다.
본 발명에 의해 1 비트페일 뿐만 아니라 하나의 컬럼 또는 하나의 로우가 페일 나는 경우에도 한번의 리페어 공정으로 리페어할 수 있다.
또한 내부전압의 레벨을 조정함으로서 종래에 한비트의 리페어하기 위해 일일이 어드레스를 조정할 필요가 없어 리페어 공정을 단순화시킬 수 있다.
또한, 프로그래밍할 안티퓨즈의 수가 줄어들게 됨으로서 리페어 공정의 실수가 크게 줄게 되고, 이로 인해 수율향상이 기대된다.

Claims (5)

  1. 메모리 코어영역; 및
    상기 메모리 코어영역에서 사용되는 내부전압을 생성하여 출력하는 내부전압 발생수단을 구비하며,
    상기 내부전압 발생수단은 안티퓨즈를 구비하여, 구비된 안티퓨즈의 블로잉여부에 따라 상기 내부전압의 출력레벨을 조정할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부전압 발생수단은
    테스트모드시에 테스트신호에 응답하여, 상기 내부전압의 출력레벨을 조정하여 출력하는 테스트회로부; 및
    구비되는 안티퓨즈회로를 블로잉함으로서, 상기 테스트모드시에 레벨 조정된 내부전압을 고정시켜 출력하기 위한 안티퓨즈회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 내부전압은 상기 메모리코어영역에 구비되는 트랜지스터의 백바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 테스트회로부는
    일측이 접지전압에 접속된 다이오드형 제1 모스트랜지스터;
    일측이 상기 제1 모스트랜지스터의 타측에 접속된 다이오드형 제2 모스트랜지스터;
    게이트로 테스트 신호를 입력받고 일측은 상기 접지전압에 타측은 상기 제1 모스트랜지스터와 상기 제2 모스트랜지스터의 공통접속단에 접속된 제3 모스트랜지스터; 및
    게이트로 제어신호를 입력받고 일측이 상기 제2 모스트랜지스터의 타측에 접속되며, 타측으로 상기 백바이어스 전압을 출력하는 제4 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 안티퓨즈회로부는
    일측이 접지전압에 접속된 다이오드형 제5 모스트랜지스터;
    일측이 상기 제5 모스트랜지스터의 타측에 접속된 다이오드형 제6 모스트랜지스터;
    상기 제5 모스트랜지스터의 일측과 타측에 접속된 안티퓨즈; 및
    게이트로 상기 제어신호를 입력받고 일측이 상기 제6 모스트랜지스터의 타측에 접속되며, 타측으로 상기 백바이어스 전압을 출력하는 제7 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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