KR100376265B1

KR100376265B1 - 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로

Info

Publication number: KR100376265B1
Application number: KR10-1999-0065005A
Authority: KR
Inventors: 김필중; 위재경; 이창혁; 설영호; 오진근; 조호엽
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-12-29
Filing date: 1999-12-29
Publication date: 2003-03-17
Also published as: JP2001210094A; US6477094B2; KR20010065138A; US20010022746A1; TW480706B; JP4992149B2

Abstract

본 발명에 따른 메모리 리페어 회로는 파워가 0V에서 일정 전압 이상이 되면 전원 전압을 출력하는 파워 업 리셋 회로, 프로그램 할 퓨즈를 선택하기 위한 신호를 출력하는 어드레스 멀티플렉서, 프로그램 전압을 공급하는 전압 생성기, 상기 파워 업 리세트 회로, 어드레스 멀티플렉서 및 전압 생성기의 출력에 따라 안티퓨즈 소자를 프로그램하고 안티퓨즈 소자가 프로그램 되었는지를 센싱하기 위한 안티퓨즈 회로 및, 상기 안티퓨즈 회로의 출력신호에 따라 결함 셀을 리던던시 셀로 대체하기 위한 리던던시 블록을 포함하여 구성된다.

Description

모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로{Memory repair circuit using an antifuse having a MOS structure}

본 발명은 MOS(Metal-Oxide-Semiconductor)구조를 갖는 안티퓨즈(Antifuse) 및 이를 이용한 메모리 리페어 회로에 관한 것이다.

반도체 집적회로는 기술 발전에 따라 주어진 실리콘 영역에 더 많은 회로 소자를 포함하게 되었다. 이러한 회로 소자의 결함을 감소 또는 제거하려면 더 많은 회로 소자를 필요로 한다. 다이 이용율을 최대화하여 더 높은 집적도를 달성하기 위해 회로 디자이너는 개별회로 소자의 사이즈를 줄이려 애쓰고 있다. 이러한 사이즈의 감소는 이러한 회로 소자가 제조 공정 동안 불순물에 기인한 결함에 점점 더 영향을 받게 한다. 이러한 결함은 집적회로 제조의 완료시 테스팅 절차에 의해 확인 가능하거나, 반도체 칩 레벨 또는 패키지 완료후 확인 가능해야 한다. 결함이 확인 되었을 때, 특히 회로 소자의 소수가 실제적으로 결함이 있을 때 결함이 있는 집적회로들을 버리는 것은 경제적으로 바람직하지 않다.

집적회로의 제조에 있어 제로 디펙트(Zero defects)를 기대하는 것은 비현실적이다. 따라서, 버려지는 집적회로의 수를 감소시키기 위해 집적회로에 리던던트 회로가 제공된다. 제 1 의 소자가 결함으로 결정되면, 리던던트 회로 소자가 결함 이 있는 회로소자를 대신하게 된다. 버려지는 소자의 실제 감소는 집적회로 소자 가격의 실제적 증가없이 리던던트 회로소자를 사용하여 달성된다.

리던던트 회로소자를 사용하는 집적회로 중의 하나는 가령 DRAM, SRAM, VRAM 및 EPROM과 같은 집적 메모리 회로이다. 전형적인 집적 메모리 회로는 어드레스 가능한 행 및 열의 어레이에 배열된 다수의 메모리를 포함한다. 행 및 열상의 메모리는 집적 메모리 회로의 제 1 회로 소자이다. 리던던트 회로 소자를 제공하므로써 결함이 있는 제 1 의 열 , 행 또는 개별적 비트가 대체될 수 있다.

개별적 집적 메모리 회로의 제 1의 회로 소자는 별도로 어드레스 할 수 있으므로, 결함 소자를 대체하려면 퓨즈 브로잉(Blowing) 또는 결함있는 제 1 회로 소자의 어드레스에 따라 리던던트 회로를 프로그램하기 위한 퓨즈제어 프로그램 가능회로의 안티퓨즈를 필요로 한다. 이러한 과정은 결함 소자를 영구히 대체하는데 매우 효과적이다.

예를들어 DRAM의 경우 특별한 메모리 셀이 위치된 행 및 열 어드레스를 제공하므로써 특별한 메모리 셀이 선택된다. 리던던시 회로는 유효한 제 1의 메모리 회로 소자를 인식하여야 하며 결함있는 제 1의 회로소자에 대한 어드레스가 사용자에 의해 제공되었을 때 모든 신호가 리던던트 회로소자로 변경되도록 하여야 한다. 따라서, 다수의 퓨즈 또는 안티퓨즈는 각 리던던트 회로 소자와 연관된다. 각 리던던트 회로소자에 대응하는 단선(Blown) 또는 단락(Unblown) 퓨즈의 가능한조합(Combination)은 대응 리던던트 소자가 대신 할 모든 제 1의 소자의 단일 어드레스를 나타낸다.

상기 안티퓨즈는 전극/절연물/전극의 구조에서 절연파괴를 이용하여 두 전극을 연결시키는 스위치 역할을 하는 소자이다. 이러한 절연물의 절연파괴 전압을 안티퓨즈의 프로그램 전압(PGM)이라 하는데 프로그램을 통해서 두 전극이 단락상태가 된다.

본 발명은 안티퓨즈를 MOS(Metal/Oxide/Semiconductor)트랜지스터로 구성하고 이를 채용한 안티퓨즈 회로를 적절히 프로그램하므로써 결함있는 셀을 리페어 할 수 있는 MOS 구조의 안티퓨즈를 이용한 메모리 리페어 회로를 제공하는데 그 목적이 있다.

본 발명에 따른 메모리 리페어 회로는 제 1 전극에 전원 전압, 제 2 전극에 음의 전압이 공급될 때 프로그램되는 다수의 안티퓨즈 소자와,

상기 안티퓨즈 소자의 프로그램 상태를 검출하여 래치하기 위한 래치부와,

상기 래치부의 출력에 따라 결함셀을 리던던시 셀로 대체하기 위한 리던던시시 블록을 포함하여 이루어진 것을 특징으로 한다.

본 발명의 실시예에 따른 메모리 리페어 회로는 파워가 0V에서 일정 전압 이상이 되면 전원 전압을 출력하는 파워 업 리셋 회로,

프로그램 할 퓨즈를 선택하기 위한 신호를 출력하는 어드레스 멀티플렉서,

프로그램 전압을 공급하는 전압 생성기,

상기 파워 업 리세트 회로, 어드레스 멀티플렉서 및 전압 생성기의 출력에 따라 안티퓨즈 소자를 프로그램하고 안티퓨즈가 프로그램 되었는 지를 센싱하기 위한 안티퓨즈 회로 및,

상기 안티퓨즈 회로의 출력신호에 따라 결함 셀을 리던던시 셀로 대체하기 위한 리던던시 블록을 포함하여 구성된 것을 특징으로 한다.

도 1a 는 본 발명에 따른 안티퓨즈를 이용한 메모리 리페어 회로를 설명하기 위한 블록도.

도 1b 는 도 1의 전압생성기의 출력 상태를 설명하기 위한 도면.

도 2 는 도 1의 안티퓨즈 회로의 제 1 실시예.

도 3 은 도 1의 안티퓨즈 회로의 제 2 실시예.

도 4a 내지 도 4c는 도 2 에서 사용된 안티퓨즈 소자의 구성을 나타내는 도면.

도 5a 는 도 2의 동작 설명을 위한 파형도.

도 5b 는 도 3의 동작 설명을 위한 파형도.

도 6a 내지 도 6f 는 도 3 에서 사용된 안티퓨즈 소자의 구성을 나타내는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

10: 안티퓨즈 회로 20: 파워 업 리셋 회로

30: 어드레스 멀티플렉서 40: 전압 생성기

50: 리던던시 블록 60, 31; 바이어스 제어부

80, 33: 래치부 32, 70: 안티퓨즈 소자

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1a 는 본 발명에 따른 안티퓨즈를 이용한 메모리 리페어 회로를 설명하기 위한 블록도이다. 본 발명에 따른 리페어회로는 안티퓨즈를 프로그램하고 안티퓨즈가 프로그램 되었는지를 센싱하기 위한 안티퓨즈 회로(10), 파워가 0V에서 일정 전압 이상이 되면 VCC를 출력하는 파워 업 리셋 회로(20), 프로그램 할 퓨즈를 선택하기 위한 신호를 출력하는 어드레스 멀티플렉서(30), 프로그램 전압을 공급하는 전압 생성기(40), 안티퓨즈 회로(10)의 출력신호(RO)에 따라 결함 셀을 리던던시 셀로 대체하기 위한 리던던시 블록(50)으로 구성된다. 전압 생성기(40)는 도 1b 에 도시된 바와 같이 음전압 생성 단자(NGND)와 접지사이에 접속된 PN 다이오드(D1)의 애노드 단자를 통해 예를들어 -4V(NGND) 또는 0V를 출력하는 한편 VCC단자와 PVCC 단자간에 접속된 PN 다이오드(D2)의 캐소드 단자를 통해 예를들어 8V(PVCC)또는 VCC(3.3V)전압을 출력한다.

도 2 는 도 1의 안티퓨즈 회로의 제 1 실시예이다. 안티퓨즈 회로는 VCC(3.3V)와 NGND(-4V)의 전압차를 이용하여 안티퓨즈를 프로그램하는 회로로서 바이어스 제어부(60), 안티퓨즈 소자(70) 및 래치부(80)로 구성된다. 도 5a를 참조하여 안티퓨즈회로의 동작을 설명하기로 한다.

초기화 동작

파워 업 리셋 회로(20)로부터의 제어신호(pwrupb)가 도 5a 에 도시한 바와 같이 하이이고 스페셜 어드레스(SA)가 로우이면 NOR 게이트(I11)의 출력이 로우가 되어 PMOS 트랜지스터(P12)를 통해 전원 전압(Vcc)이 제 1 노드(N1)에 전달된다. 또한 전원전압(Vcc)이 PMOS트랜지스터(P14)를 통해 제 2 노드(N2)에 전달된다. 파워 업 리셋 회로(20)로부터의 제어신호(pwrup)가 로우 이므로 전원전압(Vcc)이 PMOS 트랜지스터(P15)를 통해 제 3 노드(N3)에 전달되나 제어신호(pwrupb)에 의해 NMOS 트랜지스터(N16)가 턴온되고 제 2 노드(N2)의 하이 전위에 의해 NMOS 트랜지스터(N17)가 턴온되므로 반전 게이트(I18 및 I19)로 이루어 진 래치의 출력(RO)은 하이로 된다.

프로그램 동작

파워 안정화가 이루어 지고 제어신호(pwrup-p)가 쇼트 펄스(Short pulse)로 하이가 되면 제 1 및 노드 및 제 2 노드(N1 및 N2)가 0V로 초기화 된다. 안티퓨즈소자를 선택할 스페셜 어드레스(SA)가 하이가 되면 안티퓨즈 소자(70)의 한쪽 전극, 즉 제 2 노드(N2)에 VCC가 인가된다. 이때 전압 생성기(40)의 출력(NGND)이 예를 들어 -4V가 되어 안티퓨즈 소자(70)의 다른쪽 전극에 전달되면 안티퓨즈소자(70)의 양단 전압차가 7V 이상의 고전압이 되므로 안티퓨즈 소자(70)가 프로그램된다.

독출 및 래치동작

프로그램이 모두 완료된후 도 5a 에 도시한 바와 같이 파워를 오프시킨후 온시킬 때 일정기간 동안 파워 안정화가 이루어 진다. 이때 제어신호(pwrupb)는 하이가 되어 노아 게이트(I11)의 출력이 로우가 된다. 그러므로 제 1 및 제 2 노드(N1 및 N2)에 VCC가 전달되며 안티퓨즈소자(70)가 프로그램되었을 경우 제 2 노드(N2)의 전압은 안티퓨즈 소자(70)를 통해 그라운드로 패스되므로 로우가 된다. 제어신호(pwrup)는 로우가 되므로 제 3 노드(N3)는 VSS 전위가되나 제 2 노드(N2)가 로우 상태이므로 접지로의 전류패스는 차단된다. 따라서 래치(80)의 출력은 로우 상태를 유지한다.

도 2 에서 사용된 안티퓨즈 소자(70)는 도 4a, 4b, 4c 및 4d와 같이 구성할 수 있는데 그 구성을 설명하면 다음과 같다.

도 4a 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에 P웰(120)이 형성된다. P웰(120)내에는 제 1 N+ 영역(130A) 및 제 2 N+ 영역(130B)이 형성되고, 제 1 및 제 2 N+영역(130A 및 130B) 사이의 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 VCC에 연결되고 제 1 및 제 2 N+ 영역(130A 및 130B)은 도 1의 전압생성기(40)의 음전압생성단자(NGND)에 연결된다.

도 4b 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에 P웰(120)이 형성된다. P웰(120)내에는 N+ 영역(130)이 형성되고, N+영역(130)의 일측 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 VCC에 연결되고 N+ 영역(130)은 도 1의 전압생성기(40)의 음전압생성단자(NGND)에 연결된다.

도 4c 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에는 제 1 P+ 영역(150A) 및 제 2 P+ 영역(150B)이 형성되고, 제 1 및 제 2 P+영역(150A 및 150B) 사이의 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 VCC에 연결되고 제 1 및 제 2 P+ 영역(150A 및 150B)은 도 1의 전압생성기(40)의 음전압 생성단자(NGND)에 연결된다.

도 4d 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에 P+ 영역(150)이 형성되며, P+영역(150)의 일측 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 VCC에 연결되고 N+ 영역(130)은 도 1의 전압생성기(40)의 음전압 생성단자(NGND)에 연결된다.

도 4a 내지 도 4d 에 있어서, 게이트 전극에는 VCC(3.3V), 정션(Junction)에는 NGND(-4V)를 인가하여 게이트 단자와 정션간의 에지(Edge)부분에 절연파괴(Dielectric rupture)를 발생시켜 게이트 전극과 정션간이 온된다. 도 4a 및 도 4b 는 트리플 웰 NMOS를 이용하여 구성하였으며, 도 4C 및 도 4D는 트리플 웰 PMOS를 이용하여 구성하였다. 도 4a 및 도 4b 의 P웰은 플로팅 상태로 두거나 전압발생기(40)의 음전압 발생단자(NGND)에 연결시키고, N웰에는 VCC를 인가한다.도 4c 및 도 4d의 N웰은 플로팅 상태로 유지시킨다.

도 3 은 도 1의 안티퓨즈 회로의 제 2 실시예이다. 도 3 은 전압생성기(40)에서 발생한 양전압을 안티퓨즈소자에 인가하여 프로그램하는 회로도로서 안티퓨즈소자(32), 바이어스 제어부(31), 및 래치부(33)로 구성된다. 도 3의 동작을 도 5b를 참조하여 설명하기로 한다.

초기화 동작

도 5b에 도시한 바와 같이 초기화 기간(파워 안정화 기간)에 VCC전압이 안티퓨즈 소자(32)의 게이트 전극에 전달되나 안티퓨즈소자(32)가 프로그램되어 있지 않으므로 (오프 상태) 제 4 노드(N4)에는 VCC가 전달되지 않는다.

도 5b 의 제어신호(pwrup_p)가 하이이므로 PMOS 트랜지스터(P20)는 턴오프되고, NMOS 트랜지스터(N21)가 턴온 상태이나 제 4 노드(N4)가 로우 상태이므로 제 5 노드(N5) 또한 로우 상태가 된다. 이때 스페셜 어드레스(SA)는 로우 상태이므로 NMOS 트랜지스터(N22)는 턴오프된다. 제어 신호(pwrupb)는 하이이므로 NMOS 트랜지스터(N23; 온상태 저항이 매우 크게 설계됨)가 턴온되어 제 5 노드(N5)를 확실하게 로우 상태로 만들어 준다. 제어신호(pwrup)는 로우 상태이므로 PMOS 트랜지스터(P24, P25 및 P27)를 통해 VCC가 제 6 노드 및 제 7 노드(N6 및 N7)에 각기 전달된다. 이때 제어신호(pwrup_p)는 하이 이지만 NMOS 트랜지스터(N26)의 온 저항을 크게하였으므로 제 6 노드(N6)는 일정한 전압을 갖게 된다. 제 6 노드(N6)의 전위에 의해 PMOS 트랜지스터(P27)는 오프성이 되고 반면에 NMOS 트랜지스터(N28)가 턴온되므로 제 7 노드(N7)는 로우 상태가 된다. 따라서인버터(I29 및 I30)로 구성된 래치의 출력(RO)은 로우 상태가 된다. 파워가 안정화되면 제어신호(pwrup)가 하이, 제어신호(pwrupb)가 로우 상태가 되어 PMOS 트랜지스터(P24) 및 NMOS 트랜지스터(N23)가 턴오프된다. 제어신호(pwrupb_p)가 쇼트 펄스로 로우 신호이면 PMOS 트랜지스터(P20)가 턴온되어 제 5 및 제 4 노드(N5 및 N4)에 VCC가 인가되어 초기화 된다. 다시 제어 신호(pwrupb_p)가 하이가 되면 PMOS 트랜지스터(P20)가 턴오프되는 반면 NMOS 트랜지스터(N26)가 턴온되어 제 6 노드(N6)가 로우 상태로 된다.

프로그램동작

스페셜 어드레스(SA)가 하이가 되면 NMOS 트랜지스터(N22)가 턴온되어제 4 노드 및 제 5 노드(N4 및 N5)가 하이 상태가 된다. 도 1의 전압생성기(40)의 양전압 출력 단자(PVCC)에서 고 전압(7V 이상)이 출력되면 안티퓨즈 소자가 프로그램되며 이 고전압이 안티퓨즈 소자(32)를 통해 제 4 노드(N4)에 전달되지만 NMOS트랜지스터(N21)의 게이트 전압이 VCC(3.3V 이상)이므로 이 게이트와 제 4 노드(N4)간의 전압차는 4V미만이므로 브레이크 다운 전압에 못미쳐 안정적으로 동작할 수 있다.

독출 및 래치동작

프로그램이 완료되면 도 5b 에 도시한 바와 같이 파워를 오프시킨 후 온시킬 때 일정기간 동안 파워 안정화가 이루어 지고 제어신호(pwrupb_p)는 하이가 되어 PMOS 트랜지스터(P20)는 턴오프 된다. 전압생성기(40)의 양전압 출력단자(PVCC)를 통해 안티퓨즈 소자(32)에 VCC가 전달되고 안티퓨즈 소자(32)가 프로그램되었기 때문에(온 상태) 제 4 노드 및 제 5 노드(N4 및 N5)에 VCC가 전달된다. 스페셜 어드레스(SA)가 로우이므로 NMOS 트랜지스터(N22)는 턴오프된다. 제어신호(pwrupb)가 하이 상태이지만 NMOS 트랜지스터(N23)의 온 저항이 매우 크기 대문에 NMOS 트랜지스터(N23)를 통한 전류 패스는 거의 없다. 따라서 제 5 노드(N5)는 하이 상태를 유지한다. 제어신호(pwrup)는 로우 상태이므로 PMOS 트랜지스터(P24)는 턴온 상태이나 제 5 노드(N5)의 전위에 의해 PMOS 트랜지스터(P25)가 턴오프되므로 제 6 노드(N6)는 계속 로우 상태를 유지한다. 제 6 노드(N6)가 로우 상태이므로 PMOS 트랜지스터(P27)는 턴온되는 반면, NMOS 트랜지스터(N28)는 턴오프되므로 VCC가 PMOS 트랜지스터(P24 및 P27)를 통해 제 7 노드(N7)에 전달된다. 따라서 제 7 노드(N7)는 하이 상태가 되고 래치부(33)의 출력은 로우 상태가 된다.

도 3 에서 사용된 안티퓨즈 소자(32)는 도 6a, 6b, 6c, 6d, 6e 및 6f와 같이 구성할 수 있는데 그 구성을 설명하면 다음과 같다.

도 6a 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에 P웰(120)이 형성된다. P웰(120)내에는 제 1 N+ 영역(130A) 및 제 2 N+ 영역(130B)이 형성되고, 제 1 및 제 2 N+영역(130A 및 130B) 사이의 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 도 1의 전압생성기(40)의 양전압 생성단자(PVCC)에 연결되고 제 1 및 제 2 N+ 영역(130A 및 130B)은 도 3의 제 4 노드(N4)에 연결된다.

도 6b 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에 P웰(120)이 형성된다. P웰(120)내에는 N+ 영역(130)이 형성되고, N+영역(130)의 일측 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 도 1의 전압생성기(40)의 양전압 생성단자(PVCC)에 연결되고 N+ 영역(130)은 도 3의 WP 4 노드(N4)에 연결된다.

도 6c 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에는 제 1 P+ 영역(150A) 및 제 2 P+ 영역(150B)이 형성되며, 제 1 및 제 2 P+영역(150A 및 150B) 사이의 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 도 1의 전압새성기(40)의 양전압 생성단자(PVCC)에 연결되고 제 1 및 제 2 P+ 영역(150A 및 150B)은 도 3의 제 4 노드(N4)에 연결된다.

도 6d 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에 P+ 영역(150)이 형성되며, P+영역(150)의 일측 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 도 1의 전압생성기(40)의 양전압 생성성단자(PVCC)에 연결되고 N+ 영역(130)은 도 3의 제 4 노드(N4)에 연결된다.

도 6e 를 참조하면, P 형기판(100)내에 N웰(110)이 형성되고, 이 N웰(110)내에는 제 1 N+ 영역(130A) 및 제 2 N+ 영역(130B)이 형성되며, 제 1 및 제 2 N+영역(130A 및 130B) 사이의 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 도 1의 전압새성기(40)의 양전압 생성단자(PVCC)에 연결되고 제 1 및 제 2 N+ 영역(130A 및 130B)은 도 3의 제 4 노드(N4)에 연결된다.

도 6a 내지 6e 에 있어서, 게이트 전극에는 PVCC(7V), 정션에는 0V를 인가하여 게이트 전극과 정션의 간의 에지 부분에 절연 파괴를 발생시켜 게이트 전극과 정션간을 온상태로 만든다.

도 6f를 참조하면, P형 기판(100)내에 P웰(120)이 형성되고, 이 P웰(120)내에 N+ 영역(130)이 형성되며, N+영역(150)의 일측 기판(100)상부에는 절연막 및 게이트 전극(140)이 순차적으로 형성된다. 게이트 전극(140)은 도 1의 전압생성기(40)의 양전압 생성성단자(PVCC)에 연결되고 N+ 영역(130)은 도 3의 제 4 노드(N4)에 연결된다. 도 6a 및 도 6b는 트리플 웰 NMOS를 이용하여 구성하였으며, 도 6c 및 도 6d 는 트리플 웰 PMOS를 이용하여 구성하였다. 도 6e 및 도 6f는 NMOS를 이용하여 구성하였다. 도 6e 및 도 6f의 P웰은 플로팅 상태로 두거나 정션에 연결시키고, N웰에는 VCC를 인가한다. 도 6c 및 도 6d의 N웰은 플로팅 상태로 두거나 정션에 연결시킨다. 도 6e 및 6f의 P웰은 플로팅 상태로 유지시킨다.

상술한 바와 같이 본 발명은 MOS 구조의 안티퓨즈 소자를 전기적으로 프로그램하는 방식을 이용하여 메모리 소자의 결함 셀을 잉여 셀로 대체시킬 수 있으며, 특히 번인 테스트(Burn-in Test)이후 발생하는 결함도 리페어할 수 있어 메모리 소자의 생산성을 향상시킬 수 있는 효과가 있다.

Claims

MOS 트랜지스터로 이루어지며, 게이트에는 전원 전압, 소오스 및 드레인에는 음의 전압이 공급될 때 프로그램되는 다수의 안티퓨즈 소자와, 상기 안티퓨즈 소자의 프로그램 상태를 검출하여 래치하기 위한 래치부를 포함하는 안티퓨즈 회로;

상기 안티퓨즈 소자를 선택하기 위한 어드레스 멀티플렉서;

상기 음의 전압을 공급하기 위한 전압 발생기; 및

상기 래치부의 출력에 따라 결함셀을 리던던시 셀로 대체하기 위한 리던던시 블록을 포함하는 것을 특징으로 하는 메모리 리페어 회로.
삭제
제 1 항에 있어서,

상기 MOS 트랜지스터는 트리플 P웰 안에 소스 및 드레인이 형성된 NMOS로 구성된 것을 특징으로 하는 메모리 리페어 회로.
제 3 항에 있어서,

상기 트리플 P웰을 플로팅 상태로 유지하거나 상기 드레인 및 소스에 연결한 것을 특징으로 하는 메모리 리페어 회로.
제 1 항에 있어서,

상기 MOS 트랜지스터는 트리플 P웰 내에 소스 및 드레인중 어느 하나만을 형성한 것을 특징으로 하는 메모리 리페어 회로.
제 5 항에 있어서,

상기 트리플 P웰을 플로팅 상태로 유지하거나 상기 드레인 및 소스에 연결한 것을 특징으로 하는 메모리 리페어 회로.
제 1 항에 있어서,

상기 MOS 트랜지스터는 P형 기판의 N웰 내에 소스 및 드레인이 형성된 PMOS로 구성된 것을 특징으로 하는 메모리 리페어 회로.
제 7 항에 있어서,

상기 PMOS의 N웰은 플로팅되는 것을 특징으로 하는 메모리 리페어 회로.
제 1 항에 있어서,

상기 MOS 트랜지스터는 P형 기판의 N웰 내에 소스 또는 드레인중 어느 하나만을 형성하고, 게이트에는 전원 전압을, 소스 또는 드레인중 어느 하나에는 음의 전압이 각각 공급되도록 한 것을 특징으로 하는 메모리 리페어 회로.
파워가 0V에서 일정 전압 이상이 되면 전원 전압을 출력하는 파워 업 리셋 회로,

프로그램 할 퓨즈를 선택하기 위한 신호를 출력하는 어드레스 멀티플렉서,

프로그램 전압을 공급하는 전압 생성기,

상기 파워 업 리세트 회로, 어드레스 멀티플렉서 및 전압 생성기의 출력에 따라 MOS 트랜지스터로 구성된 안티퓨즈 소자를 프로그램하고 상기 안티퓨즈 소자가 프로그램 되었는지를 센싱하기 위한 안티퓨즈 회로 및,

상기 안티퓨즈 회로의 출력신호에 따라 결함 셀을 리던던시 셀로 대체하기 위한 리던던시 블록을 포함하여 구성된 것을 특징으로 하는 메모리 리페어 회로.
제 10 항에 있어서,

상기 MOS 트랜지스터는 트리플 P웰 안에 소스 및 드레인이 형성된 NMOS로 구성하고 게이트 전극에 전원전압을, 소스와 드레인을 서로 연결하여 음의 전압이 인가 되도록 한 것을 특징으로 하는 메모리 리페어 회로.
제 11 항에 있어서,

상기 트리플 P웰을 플로팅 상태로 유지하거나 상기 드레인 및 소스에 연결한 것을 특징으로 하는 메모리 리페어 회로.
제 10 항에 있어서,

상기 MOS 트랜지스터는 트리플 P웰 내에 소스 및 드레인중 어느 하나만을 형성한 MOS로 구성하고 게이트 전극에 전원 전압을, 상기 소스 또는 드레인에 음의 전압이 인가되도록 한 것을 특징으로 하는 메모리 리페어 회로.
제 13 항에 있어서,

상기 트리플 P웰을 플로팅 상태로 유지하거나 상기 드레인 및 소스에 연결한 것을 특징으로 하는 메모리 리페어 회로.
제 10 항에 있어서,

상기 안티퓨즈 소자는 상기 안티퓨즈 소자의 한 전극에 음의 전압이 인가된 상태에서 상기 어드레스 멀티플렉서로부터의 출력신호, 상기 파워 업 리세트 회로의 제 1 및 제 2 제어 신호에 따라 상기 안티퓨즈 소자의 다른 전극에 인가되는 전원 전압을 온 또는 오프시키기 위한 바이어스 제어부와,

상기 파워 업 리세트 회로의 제 1 제어 신호 및 제 3 제어 신호에 따라 상기 퓨즈의 프로그램 상태를 래치하기 위한 래치부를 포함하여 구성된 것을 특징으로 하는 메모리 리페어 회로.
제 15 항에 있어서,

상기 바이어스 제어부는 상기 어드레스 멀티플렉서로부터의 출력신호 및 상기 파워 업 리셋 회로로부터의 제 1 제어신호를 논리 조합하는 NOR 게이트와,

상기 NOR 게이트의 출력신호에 따라 전원 전압을 스위칭하기 위한 스위칭 소자와,

상기 파워 업 리셋 회로로부터의 제 2 제어 신호에 따라 상기 스위칭 소자를 경유한 전원 전압을 접지로 패스시키기 위한 트랜지스터 소자와,

상기 스위칭 소자와 상기 안티퓨즈 소자의 전원 전압 인가 단자 간에 접속되며 게이트 전극이 접지되는 트랜지스터 소자를 포함하여 구성되는 것을 특징으로하는 메모리 리페어 회로.
제 15 항에 있어서,

상기 래치부는 상기 파워 업 리셋회로로부터의 제 3 제어 신호에 따라 전원 전압을 스위칭하기 위한 스위칭 소자와,

상기 스위칭 소자와 제 1 노드간에 접속되며 상기 파워 업 리셌 회로로부터의 제 1 제어 신호에 따라 턴온되는 제 1 트랜지스터와,

상기 제 1 노드와 접지 간에 접속되며 게이트 전극이 상기 안티퓨즈 소자의 전원 전압 인가 단자에 접속되는 제 2 트랜지스터와,

상기 스위칭 소자와 제 2 트랜지스터의 접속점의 전위를 래치하기 위한 래치 회로를 포함하여 구성된 것을 특징으로 하는 메모리 소자의 리페어 회로.
MOS 트랜지스터로 이루어지되, 게이트에는 고전압, 소오스 및 드레인에는 전원 전압보다 낮은 전압이 공급될 때 프로그램되는 다수의 안티퓨즈 소자;

상기 안티퓨즈 소자의 프로그램 상태를 검출하여 래치하기 위한 래치부; 및

상기 래치부의 출력에 따라 결함셀을 리던던시 셀로 대체하기 위한 리던던시시 블록을 포함하여 이루어진 것을 특징으로하는 메모리 리페어 회로.
제 18 항에 있어서,

상기 안티퓨즈 소자를 선택하기 위한 어드레스 멀티플렉서와,

상기 고전압을 공급하기 위한 전압생성기를 더 포함하여 이루어 진 것을 특징으로 하는 메모리 리페어 회로.
제 18 항에 있어서,

상기 MOS 트랜지스터는 트리플 P웰 안에 소스 및 드레인이 형성된 NMOS로 구성한 것을 특징으로 하는 메모리 리페어 회로.
제 19 항에 있어서,

상기 트리플 P웰을 플로팅 상태로 유지하거나 상기 드레인 및 소스에 연결한것을 특징으로 하는 메모리 리페어 회로.
제 18 항에 있어서,

상기 MOS 트랜지스터는 트리플 P웰 내에 소스 및 드레인중 어느 하나만을 형성하고, 게이트 전극에 고전압을, 상기 소스 또는 드레인에 전원 전압보다 낮은 전압이 인가되도록 한 것을 특징으로 하는 메모리 리페어 회로.
제 21 항에 있어서,

상기 트리플 P웰을 플로팅 상태로 유지하거나 상기 드레인 또는 소스에 연결한 것을 특징으로 하는 메모리 리페어 회로.
제 18 항에 있어서,

상기 MOS 트랜지스터는 P형 기판의 N웰 내에 소스 및 드레인이 형성된 PMOS로 구성한 것을 특징으로 하는 메모리 리페어 회로.
제 23 항에 있어서,

상기 PMOS의 N웰은 플로팅되는 것을 특징으로 하는 메모리 리페어 회로.
제 18 항에 있어서,

상기 MOS 트랜지스터는 P형 기판의 N웰 내에 소스 또는 드레인중 어느 하나만을 형성하고, 게이트에는 전원 전압을, 소스 또는 드레인중 어느 하나에는 음의 전압이 각각 공급되도록 한 것을 특징으로 하는 메모리 리페어 회로.
제 18 항에 있어서,

상기 MOS 트랜지스터는 P웰 내에 소스 및 드레인이 형성된 NMOS로 구성한 것을 특징으로 하는 메모리 리페어 회로.
제 26 항에 있어서,

상기 P웰은 플로팅되는 것을 특징으로 하는 메모리 리페어 회로.
제 18 항에 있어서,

상기 MOS 트랜지스터는 P웰 내에 소스 및 드레인중 어느 하나를 형성하고, 게이트에 고전압을, 소스 또는 드레인에 전원 전압보다 낮은 전압을 각각인가 하는 것을 특징으로 하는 메모리 리페어 회로.
제 10 항에 있어서,

상기 안티퓨즈 회로는 상기 안티퓨즈 소자의 게이트 전극에 고전압이 인가된 상태에서 상기 어드레스 멀티플렉서로부터의 출력신호, 상기 파워 업 리세트 회로의 제 1 및 제 4 제어 신호에 따라 상기 안티퓨즈 소자의 소스 및 드레인 전극에 인가되는 전원 전압보다 낮은 전압을 온 또는 오프시키기 위한 바이어스 제어부와,

상기 파워 업 리세트 회로의 제 3 및 제 4 제어 신호에 따라 상기 퓨즈의 프로그램 상태를 래치하기 위한 래치부를 포함하여 구성된 것을 특징으로 하는 메모리 리페어 회로.
제 29 항에 있어서,

상기 바이어스 제어부는 상기 제 4 제어 신호에 따라 전원 전압을 제 1 노드에 전달하기 위한 스위칭 소자와,

상기 안티퓨즈 소자의 드레인 및 소스 단자 연결노드와 상기 제 1 노드간에접속되며 게이트 전극이 전원전압을 공급받는 제 1 트랜지스터와,

상기 제 1 노드와 접지간에 접속되며 상기 어드레스 멀티플렉서의 출력 신호에 따라 온되는 제 2 트랜지스터와,

상기 제 2 트랜지스터와 병렬접속되며 상기 파워 업 리세트 회로의 제 1 제어신호에 따라 온되되 온저항이 큰 제 3 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리 리페어 회로.
제 29 항에 있어서,

상기 래치부는 상기 제 3 제어 신호에 따라 전원 전압을 제 1 노드에 전달하기 위한 스위칭 소자와,

상기 제 1 노드와 제 2 노드 간에 접속되며 상기 제 1 제어 신호에 따라 온되는 제 1 트랜지스터와,

상기 제 2 노드와 접지간에 접속되며 상기 안티퓨즈 소자의 프로그램 상태에 따라 온되는 제 2 트랜지스터와,

상기 제 1 노드의 전위를 래치하기 위한 래치회로를 포함하여 구성된 것을 특징으로 하는 메모리 리페어 회로.