JPH1174771A - パワーオンリセット回路 - Google Patents

Abstract

(57)【要約】 【課題】 常にリセットを十分に行えるパワーオンリセ
ット回路を実現する。 【解決手段】 電源６の立上りが急峻な場合、切替回路
１７内のヒューズ３１を切断する。これによりパワーオ
ンリセット回路１０００から出力されたパワーオンリセ
ット信号ＰＯＲ１がパワーオンリセット回路１００から
パワーオンリセット信号ＰＯＲとして出力される。一
方、電源６の立上りが緩やかな場合、切替回路１７内の
ヒューズ３０を切断する。これによりパワーオンリセッ
ト回路１１００から出力されたパワーオンリセット信号
ＰＯＲ２がパワーオンリセット回路１００からパワーオ
ンリセット信号ＰＯＲとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に備
えられるパワーオンリセット回路に関し、特に、電源投
入時にパワーオンリセット信号が活性化され半導体集積
回路の内部回路がリセットされる際に、電源の状態によ
って生じるパワーオンリセット時の不良が改善されたパ
ワーオンリセット回路に関する。

【０００２】

【従来の技術】図１０は、従来のタイマ型パワーオンリ
セット回路１０００を示す回路図である。図１１は、従
来のレベル型パワーオンリセット回路１１００を示す回
路図である。

【０００３】図１０を参照して、タイマ型パワーオンリ
セット回路１０００は、電源６の電圧が立上がる前の状
態では、全てのノードが接地レベル（以下、Ｌレベルま
たはＶｓｓレベルと称す）となっている。ここで、電源
６の電圧が立上がると、容量素子１のカップリング効果
によりノードＮＤの電位がＶｃｃレベルに固定され、パ
ワーオンリセット回路１０００内のその他の各ノードの
電位が決定される。具体的には、インバータ２から出力
されるパワーオンリセット信号／ＰＯＲ１はＬレベルに
固定され（活性化され）、リセットが開始される。イン
バータ３の出力はＨレベルに変化していく。抵抗素子４
の両端は初めはＬレベルであるが、インバータ３の出力
がＬレベルからＨレベルに変化するのに伴い、抵抗素子
４の抵抗成分により所定時間遅延された後、Ｈレベルに
変化する。これに応答して、初めはオフ状態であったＮ
ＭＯＳトランジスタ５がオン状態となり、ノードＮＤの
電位はＶｓｓレベルとなる。これにより、パワーオンリ
セット信号／ＰＯＲ１はＶｃｃレベルとなって不活性化
され、リセットは終了する。

【０００４】図１１を参照して、レベル型パワーオンリ
セット回路１１００において、電源６の電圧が立上がる
前の状態では、全てのノードはＶｓｓレベルとなってい
る。このとき、パワーオンリセット信号／ＰＯＲ２はＬ
レベルで活性化されている。また、ＮＭＯＳトランジス
タ８，１０はオフ状態である。電源６の電圧が立上がる
とリセットが開始される。電源６の電圧がＮＭＯＳトラ
ンジスタ８のしきい値電圧Ｖｔｈ以上になるとＮＭＯＳ
トランジスタ８がオンする。さらに電源６の電圧のレベ
ルが上がりＮＭＯＳトランジスタ８のソース電極の電位
がＮＭＯＳトランジスタ１０のしきい値電圧Ｖｔｈ以上
になると、ＮＭＯＳトランジスタ１０もオンする。する
とインバータ１２の入力ノードの電位が上がり、電源６
の電圧の上昇によってインバータ１２の出力はＬレベル
となる。したがって、インバータ１４から出力されるパ
ワーオンリセット信号／ＰＯＲ２はＶｃｃレベルとなっ
て不活性化され、リセットは終了する。

【０００５】図１２は、図１０に示したタイマ型パワー
オンリセット回路１０００および図１１に示したレベル
型パワーオンリセット回路１１００の、電源６の電圧
（電源電圧と略す）が急峻に立上がった場合の出力信号
を示すタイミングチャートであり、（ａ）は、電源電圧
を示し、（ｂ）は、タイマ型パワーオンリセット回路１
０００から出力されるパワーオンリセット信号／ＰＯＲ
１を示し、（ｃ）は、レベル型パワーオンリセット回路
１１００から出力されるパワーオンリセット信号／ＰＯ
Ｒ２を示すタイミングチャートである。図１３は、図１
０に示したタイマ型パワーオンリセット回路１０００お
よび図１１に示したレベル型パワーオンリセット回路１
１００の、電源電圧が緩やかに立上がった場合の動作を
示すタイミングチャートであり、（ａ）は、電源６の電
圧を示し、（ｂ）は、タイマ型パワーオンリセット回路
１０００から出力されるパワーオンリセット信号／ＰＯ
Ｒ１を示し、（ｃ）は、レベル型パワーオンリセット回
路１１００から出力されるパワーオンリセット信号／Ｐ
ＯＲ２を示すタイミングチャートである。ここで、図１
２および図１３を参照して、電源６の電圧が急峻に立上
がる場合、および電源６の電圧が緩やかに立上がる場合
についてそれぞれ説明する。

【０００６】通常、半導体集積回路を構成する内部回路
のリセットは、電源６が立上がってからパワーオンリセ
ット信号がＶｃｃレベルに追従するまでの時間内に行な
われる。

【０００７】電源６が急峻に立上がった場合、図１２
（ｂ）に示されるように、タイマ型パワーオンリセット
回路１０００においては、抵抗素子４の効果によりパワ
ーオンリセット信号／ＰＯＲ１がＶｃｃレベルに追従す
るのに時間がかかる。したがって、比較的長時間活性化
状態となり、内部回路のリセットに十分な時間を得るこ
とができる。一方、図１２（ｃ）に示されるように、レ
ベル型パワーオンリセット回路１１００においては、電
源６の電圧が急峻に立上がるとＮＭＯＳトランジスタ
８，１０が早期にオン状態となるため、内部回路のリセ
ットに十分な時間を得られないままパワーオンリセット
信号／ＰＯＲ２はＶｃｃレベルに追従し、不活性化され
てしまう。

【０００８】電源６が緩やかに立上がった場合、図１３
（ｂ）に示されるように、タイマ型パワーオンリセット
回路１０００においては、ＮＭＯＳトランジスタ５が早
期にオン状態となるため、内部回路のリセットに十分に
時間を得られないままパワーオンリセット信号／ＰＯＲ
１はＶｃｃレベルに追従し、不活性化されてしまう。一
方、図１３（ｃ）に示されるように、レベル型パワーオ
ンリセット回路１１００においては、電源６の電圧が緩
やかに立上がっても一定のレベル（しきい値電圧Ｖｔｈ
以上）に達するまでＮＭＯＳトランジスタ８，１０はオ
ン状態とならないので、パワーオンリセット信号／ＰＯ
Ｒ２がＶｃｃレベルに追従し不活性化されるまで時間が
かかる。したがって、内部回路のリセットに十分な時間
を得ることができる。

【０００９】

【発明が解決しようとする課題】以上のように、半導体
集積回路にタイマ型パワーオンリセット回路１０００が
備えられている場合、電源６の電圧の立上がりが急峻で
あればリセットに十分な時間が得られるが、電源６の電
圧の立上がりが緩やかであればリセットに十分な時間が
得られない。一方、レベル型パワーオンリセット回路１
１００が備えられている場合は、電源６の電圧の立上が
りが緩やかであればリセットに十分な時間が得られる
が、電源６の電圧の立上がりが急峻であればリセットに
十分な時間が得られない。すなわち、備えられているパ
ワーオンリセット回路と電源６の電圧の立上がり速度と
によって常に十分なリセットを行なうことができないと
いう問題点があった。

【００１０】本発明は以上のような問題点を解決するた
めになされたもので、備えられているパワーオンリセッ
ト回路と電源電圧の立上がり速度とにかかわらず、常に
十分なリセットを行なうことの可能なパワーオンリセッ
ト回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１に係るパワーオ
ンリセット回路は、電源電圧の立上がりに応答して活性
化された第１のリセット信号を出力してリセットを開始
させ、電源電圧の立上がりから所定時間経過後、不活性
化された第１のリセット信号を出力してリセットを終了
させる第１の回路と、電源電圧の立上がりに応答して活
性化された第２のリセット信号を出力してリセットを開
始させ、電源電圧が所定のレベルに達すると不活性化さ
れた第２のリセット信号を出力してリセットを終了させ
る第２の回路と、第１および第２の回路と出力ノードと
を選択的に切替え接続し、第１または第２のリセット信
号をパワーオンリセット信号として出力する切替回路と
を設けたものである。

【００１２】請求項２に係るパワーオンリセット回路
は、請求項１のパワーオンリセット回路において、切替
回路に、第１の回路と前記出力ノードとの間に接続され
た第１のヒューズと、第２の回路と出力ノードとの間に
接続された第２のヒューズとを設けたものである。

【００１３】請求項３に係るパワーオンリセット回路
は、請求項１のパワーオンリセット回路において、切替
回路に、第１の回路と出力ノードとの間に接続された第
１のトランスファーゲートと、第２の回路と出力ノード
との間に接続された第２のトランスファーゲートとを設
けたものであり、第１および第２のトランスファーゲー
トは、所定の電圧へのワイヤボンディングにより相補に
オン／オフされる。

【００１４】請求項４に係るパワーオンリセット回路
は、請求項１から３のいずれかのパワーオンリセット回
路において、第１の回路に、直列に接続され所定時間を
定める複数の遅延素子と、複数の遅延素子にそれぞれ並
列に接続された複数のスイッチング手段とを設けたもの
である。

【００１５】請求項５に係るパワーオンリセット回路
は、請求項１から４のいずれかのパワーオンリセット回
路において、第２の回路に、直列に接続され所定のレベ
ルを定める複数のＭＯＳトランジスタと、複数のＭＯＳ
トランジスタにそれぞれ並列に接続された複数のスイッ
チング手段とを設けたものである。

【００１６】請求項６に係るパワーオンリセット回路
は、請求項４または５のパワーオンリセット回路におい
て、スイッチング手段がヒューズである。

【００１７】請求項７に係るパワーオンリセット回路
は、請求項４または５のパワーオンリセット回路におい
て、スイッチング手段が所定の電圧へのワイヤボンディ
ングによりオン／オフされる複数のトランスファーゲー
トである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。また、図中、同一符号は同一
または相当部分を示す。

【００１９】（１） 実施の形態１ 図１は、本発明の実施の形態１によるパワーオンリセッ
ト回路１００を示す回路図である。図１を参照して、パ
ワーオンリセット回路１００は、タイマ型パワーオンリ
セット回路１０００と、レベル型パワーオンリセット回
路１１００と、切替回路１７とを備える。タイマ型パワ
ーオンリセット回路１０００は、容量素子１と、インバ
ータ２，３と、抵抗素子４と、ＮＭＯＳトランジスタ５
とを備える。レベル型パワーオンリセット回路１１００
は、ＮＭＯＳトランジスタ８，１０と、インバータ１
２，１４と、容量素子１６とを備える。切換回路１７
は、ヒューズ３０，３１から成る。

【００２０】タイマ型パワーオンリセット回路１０００
において、容量素子１の一方電極は電源６に接続され、
他方電極はノードＮＤに接続されている。インバータ２
の入力ノードはノードＮＤに接続され、出力ノードはタ
イマ型パワーオンリセット回路１０００の出力ノードＡ
に接続されている。インバータ３の入力ノードは出力ノ
ードＡに接続され、出力ノードは高抵抗４の一方端に接
続されている。高抵抗４の他方端はＮＭＯＳトランジス
タ５のゲート電極に接続されている、ＮＭＯＳトランジ
スタ５のソース電極は接地され、ドレイン電極はノード
ＮＤに接続されている。

【００２１】レベル型パワーオンリセット回路１１００
において、ＮＭＯＳトランジスタ８のドレイン電極とゲ
ート電極は電源６に接続され、ソース電極はＮＭＯＳト
ランジスタ１０のドレイン電極とゲート電極とに接続さ
れている。ＮＭＯＳトランジスタ１０のソース電極はイ
ンバータ１２の入力ノードに接続されている。インバー
タ１２の出力ノードはインバータ１４の入力ノードに接
続されている。容量素子１６の一方電極は電源６に接続
され、他方電極はインバータ１４の入力ノードに接続さ
れている。インバータ１４の出力ノードはレベル型パワ
ーオンリセット回路１１００の出力ノードＢに接続され
ている。

【００２２】切替回路１７のヒューズ３０は、タイマ型
パワーオンリセット回路１０００の出力ノードＡとパワ
ーオンリセット回路１００の出力ノードＣとを接続して
いる。ヒューズ３１は、タイマ型パワーオンリセット回
路１１００の出力ノードＢとパワーオンリセット回路１
００の出力ノードＣとを接続している。

【００２３】図２は、図１に示したタイマ型パワーオン
リセット回路１０００およびレベル型パワーオンリセッ
ト回路１１００の、電源電圧が急峻に立上がった場合の
動作を示すタイミングチャートであり、（ａ）は、電源
電圧を示し、（ｂ）は、タイマ型パワーオンリセット回
路１０００から出力される信号／ＰＯＲ１を示し、
（ｃ）は、レベル型パワーオンリセット回路１１００か
ら出力される信号／ＰＯＲ２を示し、（ｄ）は、パワー
オンリセット回路１００から出力されるパワーオンリセ
ット信号／ＰＯＲを示すタイミングチャートである。図
３は、図１に示したタイマ型パワーオンリセット回路１
０００およびレベル型パワーオンリセット回路１１００
の、電源電圧が緩やかに立上がった場合の出力信号を示
すタイミングチャートであり、（ａ）は、電源電圧を示
し、（ｂ）は、タイマ型パワーオンリセット回路１００
０から出力される信号／ＰＯＲ１を示し、（ｃ）は、レ
ベル型パワーオンリセット回路１１００から出力される
信号／ＰＯＲ２を示し、（ｄ）は、パワーオンリセット
回路１００から出力されるパワーオンリセット信号／Ｐ
ＯＲを示すタイミングチャートである。ここで、図２お
よび図３を参照して、電源６の電圧が急峻に立上がる場
合、および電源６の電圧が緩やかに立上がる場合につい
てそれぞれ説明する。

【００２４】まず、図２を参照して、電源６の電圧の立
上がりが急峻であるとき、ヒューズ３１のみを切断す
る。これにより、タイマ型パワーオンリセット回路１０
００で生成される信号／ＰＯＲ１がパワーオンリセット
信号／ＰＯＲとして出力される。タイマ型パワーオンリ
セット回路１０００で生成される信号／ＰＯＲ１は電源
電圧が急峻に立上がった場合、高抵抗４により所定時間
遅延されて出力されるので、十分にリセットを行なう時
間を得ることができる。

【００２５】一方、図３を参照して、電源６の電圧の立
上がりが緩やかであるとき、ヒューズ３０のみを切断す
る。これにより、レベル型パワーオンリセット回路１１
００で生成される信号／ＰＯＲ２がパワーオンリセット
信号／ＰＯＲとして出力される。レベル型パワーオンリ
セット回路１１００で生成される信号／ＰＯＲ２は電源
電圧がＮＭＯＳトランジスタ８，１０のしきい値以上に
なって初めて不活性化されるので、電源６の電圧の立上
がりが緩やかであっても十分にリセットを行なう時間を
得ることができる。

【００２６】したがって、電源６の電圧の立上がり速度
が速い場合はヒューズ３１を切断し、遅い場合はヒュー
ズ３０を切断することによって、常に十分なリセット時
間を確保し十分にリセットを行なうことができる。

【００２７】以上のように、本発明の実施の形態１のパ
ワーオンリセット回路１００によれば、電源６の電圧の
立上がり速度にかかわらず、常に十分に半導体集積回路
における内部回路のリセットを行なうことが可能とな
る。

【００２８】（２） 実施の形態２ 図４は、本発明の実施の形態２によるパワーオンリセッ
ト回路４００を示す回路図である。図４を参照して、パ
ワーオンリセット回路４００は、図１に示した実施の形
態１のパワーオンリセット回路１００において、切替回
路１７を切替回路１８に置換えたものである。切替回路
１８は、切替回路１７においてヒューズ３０，３１をそ
れぞれトランスファーゲート２０，２１に置換えたもの
である。切替回路１７は、トランスファーゲート２０，
２１と、インバータ２３とを備える。トランスファーゲ
ート２０はＮＭＯＳトランジスタ５０とＰＭＯＳトラン
ジスタ５１とから成る。トランスファーゲート２１はＮ
ＭＯＳトランジスタ５２とＰＭＯＳトランジスタ５３と
から成る。

【００２９】切替回路１８において、トランスファーゲ
ート２０は、タイマ型パワーオンリセット回路１０００
の出力ノードＡとパワーオンリセット回路１００の出力
ノードＣとの間に接続されている。トランスファーゲー
ト２１は、レベル型パワーオンリセット回路１１００の
出力ノードＢと出力ノードＣとの間に接続されている。
トランスファーゲート２０，２１において、ＮＭＯＳト
ランジスタ５２のゲート電極とＰＭＯＳトランジスタ５
１のゲート電極は接続され、切替制御信号ＰＯＲＳＥＬ
ＥＣＴが入力される。ＮＭＯＳトランジスタ５０のゲー
ト電極とＰＭＯＳトランジスタ５３のゲート電極は接続
され、切替制御信号ＰＯＲＳＥＬＥＣＴがインバータ２
３で反転されて入力される。

【００３０】タイマ型パワーオンリセット回路１０００
およびレベル型パワーオンリセット回路１１００につい
ては図１に示した実施の形態１のパワーオンリセット回
路１００の場合と同一のものであるので、ここでは説明
を省略する。

【００３１】ここで、電源６の電圧が急峻に立上がる場
合、および電源６の電圧が緩やかに立上がる場合につい
てそれぞれ説明する。

【００３２】まず、電源６の電圧の立上がりが急峻であ
るとき、Ｌレベルの切替制御信号ＰＯＲＳＥＬＥＣＴが
入力され、トランスファーゲート２０はオン状態、トラ
ンスファーゲート２１はオフ状態となる。切替制御信号
ＰＯＲＳＥＬＥＣＴの入力は、例えば、パッド４０を接
地電圧Ｖｓｓの供給線（ＧＮＤ）にワイヤボンディング
することにより行なわれる。これにより、タイマ型パワ
ーオンリセット回路１０００で生成される信号／ＰＯＲ
１がパワーオンリセット信号／ＰＯＲとして出力され
る。タイマ型パワーオンリセット回路１０００で生成さ
れる信号／ＰＯＲ１は電源電圧が急峻に立上がっても、
高抵抗４により所定時間遅延されて出力されるので、十
分にリセットを行なう時間を得ることができる。

【００３３】一方、電源６の電圧の立上がりが緩やかで
あるとき、Ｈレベルの切替制御信号ＰＯＲＳＥＬＥＣＴ
が入力されるとトランスファーゲート２１はオン状態、
トランスファーゲート２０はオフ状態となる。切替制御
信号ＰＯＲＳＥＬＥＣＴの入力は、例えば、パッド４０
を電源電圧Ｖｃｃの供給線にワイヤボンディングするこ
とにより行なわれる。これにより、レベル型パワーオン
リセット回路１１００で生成される信号／ＰＯＲ２がパ
ワーオンリセット信号／ＰＯＲとして出力される。レベ
ル型パワーオンリセット回路１１００で生成される信号
／ＰＯＲ２は、電源電圧がＮＭＯＳトランジスタ８，１
０のしきい値以上になって初めて不活性化されるので、
電源６の電圧の立上がりが緩やかであっても十分に半導
体集積回路における内部回路をリセットを行なう時間を
得ることができる。

【００３４】したがって、電源６の電圧の立上がり速度
が速い場合はパッド４０をＧＮＤにワイヤボンディング
し、遅い場合はパッド４０をＶｃｃレベルにワイヤボン
ディングすることによって、常に必要なリセット時間を
確保し十分にリセットを行なうことができる。

【００３５】以上のように、本発明の実施の形態２のパ
ワーオンリセット回路４００によれば、実施の形態１の
パワーオンリセット回路１００の場合と同様に、電源６
の電圧の立上がり速度にかかわらず、常に十分なリセッ
トを行なうことが可能となる。

【００３６】（３） 実施の形態３ 本発明の実施の形態３によるパワーオンリセット回路
は、図１に示した実施の形態１のタイマ型パワーオンリ
セット回路１０００を、以下に示すタイマ型パワーオン
リセット回路１００１に置換えたものである。

【００３７】図５は、本発明の実施の形態３によるパワ
ーオンリセット回路５００を示す回路図である。図５を
参照して、パワーオンリセット回路５００におけるタイ
マ型パワーオンリセット回路１００１は、タイマ型パワ
ーオンリセット回路１０００に、さらに複数の高抵抗４
１〜４Ｎと、それらの高抵抗４１〜４Ｎに並列に接続さ
れた複数のヒューズ６１〜６Ｎとを設けたものである。
ヒューズ６１〜６Ｎの切断数によって信号／ＰＯＲ１が
不活性化されるまでの時間を調整することができる。例
えば、信号／ＰＯＲ１が不活性化されるまでの時間を長
くしたい場合は、ヒューズ６１〜６Ｎの切断数を多くす
る。逆に、不活性化されるまでの時間を短くしたい場合
は、ヒューズ６１〜６Ｎの切断数を少なくする。

【００３８】このように、複数のヒューズ６１〜６Ｎの
うち適当な数のヒューズを切断して高抵抗４，４１〜４
Ｎで信号／ＰＯＲ１の出力遅延時間を調整することによ
り、電源電圧の立上がりが急峻な場合であってヒューズ
３１が切断されタイマ型パワーオンリセット回路１００
１が選択されたとき、パワーオンリセット信号／ＰＯＲ
（すなわち信号／ＰＯＲ１）の活性化時間を調整してリ
セットに十分な時間を設定することが可能となる。

【００３９】以上のように、本発明の実施の形態３のパ
ワーオンリセット回路５００によれば、実施の形態１の
効果に加えて、タイマ型パワーオンリセット回路１００
１に接続される高抵抗の数を調整することにより信号／
ＰＯＲ１の活性化時間を調整できる。よって、タイマ型
パワーオンリセット回路１００１選択時、半導体集積回
路のウエハ製造工程においてトランジスタパラメータの
変動やシート抵抗の変動があってもリセット時間の調整
が可能となる。また、システムの電源状態に応じて適し
たパワーオンリセット信号／ＰＯＲを出力できる。した
がって、リセットに十分な時間を設定することが可能と
なる 上記の例は、図１に示した実施の形態１のパワーオンリ
セット回路１００においてタイマ型パワーオンリセット
回路１０００をタイマ型パワーオンリセット回路１００
１に置換えたものであるが、図４に示した実施の形態２
のパワーオンリセット回路４００においても同様に、タ
イマ型パワーオンリセット回路１０００をタイマ型パワ
ーオンリセット回路１００１に置換えることができる。
そして、その場合も前述と同様な効果を得ることができ
る。

【００４０】（４） 実施の形態４ 本発明の実施の形態４によるパワーオンリセット回路
は、図１に示した実施の形態１のレベル型パワーオンリ
セット回路１１００を、以下に示すレベル型パワーオン
リセット回路１１０１に置換えたものである。

【００４１】図６は、本発明の実施の形態４によるパワ
ーオンリセット回路６００を示す回路図である。図６を
参照して、パワーオンリセット回路６００におけるレベ
ル型パワーオンリセット回路１１０１は、レベル型パワ
ーオンリセット回路１１００に、さらに複数のＮＭＯＳ
トランジスタ８１〜８Ｎと、それらに並列に接続された
複数のヒューズ７１〜７Ｎとを設けたものである。ヒュ
ーズ７１〜７Ｎの切断数によって信号／ＰＯＲ２が不活
性化されるまでの時間を調整することができる。例え
ば、信号／ＰＯＲ２が不活性化される電源６の電圧レベ
ルを高くしたい場合は、ヒューズの切断数を多くする。
逆に、不活性化されるまでの電源６の電圧レベルを低く
したい場合は、ヒューズの切断数を少なくする。

【００４２】このように、複数のヒューズ７１〜７Ｎの
うち適当な数のヒューズを切断してＮＭＯＳトランジス
タ８，８１〜８Ｎで信号／ＰＯＲ２の出力遅延時間を調
整することにより、電源６の電圧の立上がりが緩やかな
場合であってヒューズ３０が切断されパワーオンリセッ
ト回路１１０１が選択されたとき、パワーオンリセット
信号／ＰＯＲ（すなわち信号／ＰＯＲ２）の活性化時間
を調整してリセットに十分な時間を設定することが可能
となる。

【００４３】以上のように、本発明の実施の形態４のパ
ワーオンリセット回路６００によれば、実施の形態１の
効果に加えて、レベル型パワーオンリセット回路１１０
１に接続されるＮＭＯＳトランジスタの数を調整するこ
とにより信号／ＰＯＲ２の活性化時間を調整できる。よ
って、レベル型パワーオンリセット回路１１００選択
時、半導体集積回路のウエハ製造工程においてトランジ
スタパラメータの変動やシート抵抗の変動があってもリ
セット時間の調整が可能となる。また、システムの電源
状態に応じて適したパワーオンリセット信号／ＰＯＲを
出力できる。したがって、リセットに十分な時間を設定
することが可能となる。

【００４４】上記の例は、図１に示した実施の形態１の
パワーオンリセット回路１００においてレベル型パワー
オンリセット回路１１００をレベル型パワーオンリセッ
ト回路１１０１に置換えたものであるが、図４に示した
実施の形態２のレベル型パワーオンリセット回路４００
および図５に示した実施の形態３のパワ−オンリセット
回路５００においても同様に、レベル型パワーオンリセ
ット回路１１００をレベル型パワーオンリセット回路１
１０１に置換えることができる。そして、その場合も前
述と同様な効果を得ることができる。

【００４５】（５） 実施の形態５ 図７は、本発明の実施の形態５によるパワーオンリセッ
ト回路７００の回路図である。図７を参照して、パワー
オンリセット回路７００は、実施の形態３に示したパワ
ーオンリセット回路５００のタイマ型パワーオンリセッ
ト回路１０００においてヒューズ６１〜６Ｎをトランス
ファーゲートＴＧ１〜ＴＧＮに置換えたものである。こ
れをタイマ型パワーオンリセット回路１００２とする。

【００４６】図８は、図７に示したトランスファーゲー
トＴＧ１〜ＴＧＮを制御するための制御信号ＳＥＴ１〜
ＳＥＴＮ，／ＳＥＴ１〜／ＳＥＴＮを示す回路図であ
る。図８を参照して、トランスファーゲートＴＧ１〜Ｔ
ＧＮを制御する制御信号ＳＥＴ１〜ＳＥＴＮ，／ＳＥＴ
１〜／ＳＥＴＮは、パッドＰＡＤ１〜ＰＡＤＮのうち対
応するパッドをＶｃｃまたはＧＮＤにワイアボンディン
グすることにより得られる。この例では、トランスファ
ーゲートをオフ状態にする場合には対応するパッドが接
地電圧Ｖｓｓの供給線にワイアボンディングされる。ト
ランスファーゲートをオン状態にする場合には対応する
パッドが電源電圧Ｖｃｃの供給線にワイアボンディング
される。

【００４７】トランスファーゲートＴＧ１〜ＴＧＮのう
ちのいずれかをオン状態にした場合、対応する高抵抗が
短絡されるので信号／ＰＯＲ１は早く不活性化（Ｖｃｃ
レベルに追従）する。よって、電源６の電圧の立上がり
が急峻であってヒューズ３１が切断されているときパワ
ーオンリセット信号／ＰＯＲ（信号／ＰＯＲ１）が不活
性化されるまでの時間（リセット時間）を短かくするこ
とができる。トランスファーゲートＴＧ１〜ＴＧＮのう
ちのいずれかをオフ状態にした場合、対応する高抵抗が
タイマ型パワーオンリセット回路１００２に接続される
ので、その分パワーオンリセット信号／ＰＯＲ（信号／
ＰＯＲ１）が不活性化されるまで時間がかかる。よっ
て、電源６の電圧の立上がりが緩やかであってヒューズ
３１が切断されているときパワーオンリセット信号／Ｐ
ＯＲ（信号／ＰＯＲ１）が不活性化されるまでの時間
（リセット時間）を長くすることができる。

【００４８】以上のように、本発明の実施の形態５のパ
ワーオンリセット回路７００によれば、実施の形態３の
場合と同様に、トランスファーゲートＴＧ１〜ＴＧＮを
オンまたはオフすることによりリセット時間の微調整を
行なうことができるので、リセットを十分に行うことが
できる。

【００４９】上記の例は、図６に示した実施の形態４の
パワーオンリセット回路６００にも適用することができ
る。そして、その場合も前述と同様な効果を得ることが
できる。

【００５０】さらに、図７の切替回路１７を切替回路１
８に置換えても、上記と全く同様な効果を得ることがで
きる。

【００５１】（６） 実施の形態６ 図９は、本発明の実施の形態６のパワーオンリセット回
路９００の回路図である。図９を参照して、パワーオン
リセット回路９００は、実施の形態４に示したパワーオ
ンリセット回路６００のレベル型パワーオンリセット回
路１１００において、ヒューズ７１〜７Ｎをトランスフ
ァーゲートＴＧ１〜ＴＧＮに置換えたものである。これ
をレベル型パワーオンリセット回路１１０２とする。

【００５２】トランスファーゲートＴＧ１〜ＴＧＮは、
実施の形態５で説明したのと同様に、パッドＰＡＤ０〜
ＰＡＤＮのうち対応するパッドをＶｃｃまたはＧＮＤに
ワイアボンディングすることにより得られる制御信号Ｓ
ＥＴ１〜ＳＥＴＮ，／ＳＥＴ１〜／ＳＥＴＮによって制
御される。これらのトランスファーゲートを接続した場
合、ＮＭＯＳトランジスタが短絡されパワーオンリセッ
ト信号／ＰＯＲが早くＶｃｃレベルに追従するため、リ
セット時間を短かくすることができる。一方、これらの
トランスファーゲートをオフ状態にした場合、ＮＭＯＳ
トランジスタがパワーオンリセット回路１１０２に接続
されるため、その分パワーオンリセット信号／ＰＯＲが
不活性化されるまで時間がかかる。したがって、リセッ
ト時間を長くすることができる。

【００５３】以上のように、本発明の実施の形態６のパ
ワーオンリセット回路９００によれば、実施の形態４の
場合と同様に、トランスファーゲートＴＧ１〜ＴＧＮを
オンまたはオフすることによりリセット時間の微調整を
行なうことができるので、リセットを十分に行うことが
できる。

【００５４】上記の例は、図７に示した実施の形態５の
パワーオンリセット回路７００にも適用することができ
る。そして、その場合も前述と同様な効果を得ることが
できる。

【００５５】さらに、図９の切替回路１７を切替回路１
８に置換えても、上記と全く同様な効果を得ることがで
きる。

【００５６】

【発明の効果】請求項１に係るパワーオンリセット回路
によれば、切替回路によって、電源電圧の立上がりの速
度が所定の速度より遅い場合、第１のリセット回路と出
力ノードとを接続し、電源電圧の立上がり速度が所定の
速度より速い場合、第２のリセット回路と出力ノードと
を接続することにより、リセットに必要な所定時間経過
後、パワーオンリセット信号が不活性化されリセットが
終了する。したがって、電源電圧の立上がり速度にかか
わらず、常に十分に半導体集積回路の内部回路のリセッ
トを行なうことができる。

【００５７】請求項２に係るパワーオンリセット回路に
よれば、請求項１の効果に加えて、第１のヒューズのみ
切断することにより、第２のリセット回路と出力ノード
とを接続し、第２のヒューズのみ切断することにより、
第１のリセット回路と出力ノードとを接続することがで
きる。

【００５８】請求項３に係るパワーオンリセット回路に
よれば、請求項１の効果に加えて、ワイヤボンディング
により、第１のトランスファーゲートをオフ状態、第２
のトランスファーゲートをオン状態にして、第２のリセ
ット回路と出力ノードとを接続することができる。ま
た、ワイヤボンディングにより、第１のトランスファー
ゲートをオン状態、第２のトランスファーゲートをオフ
状態にして、第１のリセット回路と出力ノードとを接続
することができる。

【００５９】請求項４に係るパワーオンリセット回路に
よれば、請求項１から３のいずれかの効果に加えて、ス
イッチング手段をオフ状態にすることにより複数の遅延
素子のうち対応する遅延素子が第１の回路に接続され
る。よって、第１の回路が選択されたときパワーオンリ
セット信号が不活性化されるまでの時間、すなわちリセ
ット時間を調整することができる。

【００６０】請求項５に係るパワーオンリセット回路に
よれば、請求項１から４のいずれかの効果に加えて、ス
イッチング手段をオフ状態にすることによりＭＯＳトラ
ンジスタが第１の回路に接続される。よって、第２の回
路が選択されたときパワーオンリセット信号が不活性化
されるまでの時間、すなわちリセット時間を調整するこ
とができる。

【００６１】請求項６に係るパワーオンリセット回路に
よれば、請求項４または５の効果に加えて、遅延素子に
並列に接続されたヒューズを切断することにより、リセ
ット時間を調整することができる。

【００６２】請求項７に係るパワーオンリセット回路に
よれば、請求項４または５の効果に加えて、遅延素子に
並列に接続されたトランスファーゲートをオフ状態にす
ることにより、リセット時間を調整することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１によるパワーオンリセ
ット回路を示す回路図である。

【図２】 図１に示したタイマ型パワーオンリセット回
路およびレベル型パワーオンリセット回路の、電源電圧
が急峻に立上がった場合の動作を示すタイミングチャー
トであり、（ａ）は、電源電圧を示し、（ｂ）は、タイ
マ型パワーオンリセット回路から出力されるパワーオン
リセット信号を示し、（ｃ）は、レベル型パワーオンリ
セット回路から出力されるパワーオンリセット信号を示
し、（ｄ）は、パワーオンリセット回路１００から出力
されるパワーオンリセット信号／ＰＯＲを示すタイミン
グチャートである。

【図３】 図１に示したタイマ型パワーオンリセット回
路および図８に示したレベル型パワーオンリセット回
路、電源電圧が緩やかに立上がった場合の出力信号を示
すタイミングチャートであり、（ａ）は、電源電圧を示
し、（ｂ）は、タイマ型パワーオンリセット回路から出
力されるパワーオンリセット信号を示し、（ｃ）は、レ
ベル型パワーオンリセット回路から出力されるパワーオ
ンリセット信号を示し、（ｄ）は、パワーオンリセット
回路１００から出力されるパワーオンリセット信号／Ｐ
ＯＲを示すタイミングチャートである。

【図４】 本発明の実施の形態２によるパワーオンリセ
ット回路を示す回路図である。

【図５】 本発明の実施の形態３によるパワーオンリセ
ット回路を示す回路図である。

【図６】 本発明の実施の形態４によるパワーオンリセ
ット回路を示す回路図である。

【図７】 本発明の実施の形態５によるパワーオンリセ
ット回路の回路図である。

【図８】 図７に示したトランスファーゲートを制御す
るための制御信号を示す回路図である。

【図９】 本発明の実施の形態６によるパワーオンリセ
ット回路の回路図である。

【図１０】 従来のタイマ型パワーオンリセット回路を
示す回路図である。

【図１１】 従来のレベル型パワーオンリセット回路を
示す回路図である。

【図１２】 図１０に示したタイマ型パワーオンリセッ
ト回路および図１１に示したレベル型パワーオンリセッ
ト回路の、電源電圧が急峻に立上がった場合の出力信号
を示すタイミングチャートであり、（ａ）は、電源電圧
を示し、（ｂ）は、タイマ型パワーオンリセット回路か
ら出力されるパワーオンリセット信号を示し、（ｃ）
は、レベル型パワーオンリセット回路から出力されるパ
ワーオンリセット信号を示すタイミングチャートであ
る。

【図１３】 図１０に示したタイマ型パワーオンリセッ
ト回路および図１１に示したレベル型パワーオンリセッ
ト回路の、電源電圧が緩やかに立上がった場合の動作を
示すタイミングチャートであり、（ａ）は、電源電圧を
示し、（ｂ）は、タイマ型パワーオンリセット回路から
出力されるパワーオンリセット信号を示し、（ｃ）は、
レベル型パワーオンリセット回路から出力されるパワー
オンリセット信号を示すタイミングチャートである。

【符号の説明】

１００，４００，５００，６００，７００，９００ パ
ワーオンリセット回路、１０００，１００１，１００２
タイマ型パワーオンリセット回路、１１００，１１０
１，１１０２ レベル型パワーオンリセット回路、１
７，１８ 切替回路、２０，２１，ＴＧ１〜ＴＧＮ ト
ランスファーゲート、３０，３１，６１〜６Ｎ，７１〜
７Ｎ ヒューズ、５，８，１０，５０，５２，８１〜８
Ｎ ＮＭＯＳトランジスタ、５１，５３ ＰＭＯＳトラ
ンジスタ、４，４１〜４Ｎ 高抵抗、／ＰＯＲ パワー
オンリセット信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 パワーオンリセット信号を出力ノードか
   ら出力してリセット動作を制御するパワーオンリセット
   回路であって、 電源電圧の立上がりに応答して活性化された第１のリセ
   ット信号を出力してリセットを開始させ、前記電源電圧
   の立上がりから所定時間経過後、不活性化された前記第
   １のリセット信号を出力してリセットを終了させる第１
   の回路と、 電源電圧の立上がりに応答して活性化された第２のリセ
   ット信号を出力してリセットを開始させ、前記電源電圧
   が所定のレベルに達すると不活性化された前記第２のリ
   セット信号を出力してリセットを終了させる第２の回路
   と、 前記第１および第２の回路と出力ノードとを選択的に切
   替え接続し、前記第１または第２のリセット信号を前記
   パワーオンリセット信号として出力する切替回路とを備
   える、パワーオンリセット回路。
2. 【請求項２】 前記切替回路は、 前記第１の回路と前記出力ノードとの間に接続された第
   １のヒューズと、 前記第２の回路と前記出力ノードとの間に接続された第
   ２のヒューズとを備えた、請求項１に記載のパワーオン
   リセット回路。
3. 【請求項３】 前記切替回路は、 前記第１の回路と前記出力ノードとの間に接続された第
   １のトランスファーゲートと、 前記第２の回路と前記出力ノードとの間に接続された第
   ２のトランスファーゲートとを備え、 前記第１および第２のトランスファーゲートは、所定の
   電圧へのワイヤボンディングにより相補にオン／オフさ
   れる、請求項１に記載のパワーオンリセット回路。
4. 【請求項４】 前記第１の回路は、 直列に接続され、前記所定時間を定める複数の遅延素子
   と、 前記複数の遅延素子にそれぞれ並列に接続された複数の
   スイッチング手段とを備える、請求項１から３のいずれ
   かに記載のパワーオンリセット回路。
5. 【請求項５】 前記第２の回路は、 直列に接続され、前記所定のレベルを定める複数のＭＯ
   Ｓトランジスタと、 前記複数のＭＯＳトランジスタにそれぞれ並列に接続さ
   れた複数のスイッチング手段とを備える、請求項１から
   ４のいずれかに記載のパワーオンリセット回路。
6. 【請求項６】 前記スイッチング手段は、ヒューズであ
   る、請求項４または５に記載のパワーオンリセット回
   路。
7. 【請求項７】 前記スイッチング手段は、所定の電圧へ
   のワイヤボンディングによりオン／オフされる複数のト
   ランスファーゲートである、請求項４または５に記載の
   パワーオンリセット回路。