JP2002223155A

JP2002223155A - 半導体装置

Info

Publication number: JP2002223155A
Application number: JP2001017024A
Authority: JP
Inventors: Yasushi Kameda; 靖亀田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-01-25
Filing date: 2001-01-25
Publication date: 2002-08-09

Abstract

(57)【要約】【課題】電源投入時のラッチ出力を、外部から、ある
いは半導体チップを簡便に操作して任意にいずれかの状
態に固定できる半導体装置を提供すること。【解決手段】ラッチの出力には、電源投入時にハイレ
ベルを供給し得る回路エレメントとローレベルを供給し
得る回路エレメントとが両方備えられる。そして、これ
らの回路エレメントの一方を論理回路により非選択とし
てラッチ出力に対して作用しないようにし、他方の回路
エレメントの作用により電源投入時のラッチの出力をハ
イレベルまたはローレベルに固定する。したがって、こ
のように構成された半導体装置においては、いずれの回
路エレメントを作用させるかは、外部から選択信号を供
給することによりまたは内部で発生された選択信号によ
り容易に決定可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理ハイまたは論
理ローの状態を保持し得るラッチを回路エレメントとし
て有する半導体装置に係り、特に、電源投入時における
ラッチ出力状態を所望に設定するのに適する半導体装置
に関する。

【０００２】

【従来の技術】ラッチを回路エレメントとして有する半
導体装置、例えば各種のメモリやディジタル処理ＩＣで
は、電源投入時においてラッチの出力状態がいずれの状
態になるかが不確定になることに起因して問題が生じる
場合がある。

【０００３】例えば、デコーダであれば、そのデコード
出力にラッチが用いられている場合、そのラッチ出力の
２以上が同時にアクティブとなり得る。このような状態
は通常の動作時には生じないものであり、半導体が用い
られている装置やシステムの誤動作を引き起こす可能性
がある。また、最終出力がｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタそれぞれのソースを結合したタイプの
ドライバであり、それらのトランジスタのゲートをラッ
チ出力で駆動する場合には、ラッチ出力が同時にそれら
のトランジスタをオン状態にし得る。この場合には、ｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタのソース・
ドレイン間を通して貫通電流が流れエレメントの破壊や
寿命低減につながる。

【０００４】このような不都合を取り除くため、一般的
に、電源投入時におけるラッチの出力状態を確定させる
リセット回路（以下、パワーオンリセット回路とい
う。）が、メモリやディジタル処理ＩＣには用いられて
いる。

【０００５】図８は、このようなパワーオンリセット回
路の一例の構成およびその説明を示す図である。同図
（ａ）に示すように、ラッチ１の出力ｏｕｔには、ｎＭ
ＯＳトランジスタＱ３によるパワーオンリセット回路が
接続される。ラッチ１は、入力ｉｎのレベルをクロック
ＣＫに同期してＮＯＴゲートＧ１の入力側に伝えるスイ
ッチ（ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジス
タＱ２）と、このスイッチの出力側の巡回接続されたＮ
ＯＴゲートＧ１、Ｇ２とからなる。

【０００６】電源電圧が立ち上がるときには、クロック
ＣＫのハイ・ローについては一般に不確定でありＮＯＴ
ゲートＧ１への入力が確定しないので、ラッチ１のみで
は、巡回接続されたＮＯＴゲートＧ１出力のハイ・ロー
の状態はいずれになるか不定である。

【０００７】電源電圧ＶＤＤの立ち上がる時間的経過を
示したものが同図（ｂ）である。この図でロジック確定
電圧とは、電源電圧ＶＤＤがそのレベルになると、各論
理エレメント出力のハイ・ローを確定させることができ
るような電圧のことである。このレベルは、ＣＭＯＳ集
積回路では、ほぼＶｔｎ＋Ｖｔｐ（ｎＭＯＳトランジス
タとｐＭＯＳトランジスタそれぞれがオンとなるゲート
ソース間電圧（しきい値電圧）の和）であり、例えば
０．６Ｖ程度である。

【０００８】電源電圧ＶＤＤの立ち上がりでは、図８
（ａ）のｎＭＯＳトランジスタＱ３によるパワーオンリ
セット回路において、そのゲート入力に信号Ｐｏｎｒｓ
ｔが入力される（同図（ｃ））。信号Ｐｏｎｒｓｔは、
電源電圧ＶＤＤが立ち上がるとこれに伴って電圧が上昇
し、電源電圧ＶＤＤがロジック確定電圧よりある程度上
の電圧（これをパワーオンリセット電圧という。）まで
達したときにローに落ちるような信号である。

【０００９】このような信号Ｐｏｎｒｓｔにより、トラ
ンジスタＱ３は、そのゲートソース間に印加された電圧
でオンし、このオン状態は、上記のロジック確定電圧に
よるロジック確定後も、電源電圧ＶＤＤがパワーオンリ
セット電圧に達するまでは持続する。トランジスタＱ３
がオンするとラッチ１の出力ｏｕｔのノードにローレベ
ルが供給され、これがＮＯＴゲートＧ２に入力される。
このときＮＯＴゲートＧ２の動作としてロジック確定が
なされているので、ＮＯＴゲートＧ２の出力はハイレベ
ル、したがって、ＮＯＴゲートＧ１の出力はローレベル
となり、ラッチ１として出力ｏｕｔはローの状態が確定
する。

【００１０】この確定した状態は、ＮＯＴゲートＧ１、
Ｇ２が巡回接続されているので、信号Ｐｏｎｒｓｔがロ
ーレベルに落ちトランジスタＱ３がオフになった後も、
入力ｉｎのレベルがクロックＣＫにより伝達されるまで
少なくとも変わらない。また、信号Ｐｏｎｒｓｔがロー
レベルに落ちた以降はトランジスタＱ３のドレインはハ
イインピーダンス状態となりこれがラッチ１の出力ｏｕ
ｔに接続されていても何ら作用を及ぼさない。

【００１１】以上のようにして電源投入時のラッチ１の
出力状態を確定することができる。電源電圧ＶＤＤが完
全に立ち上がると、例えば図８（ｄ）に示すように、ク
ロックＣＫが供給されラッチとしての動作を開始する。

【００１２】なお、信号Ｐｏｎｒｓｔの発生方法につい
て補足する。信号Ｐｏｎｒｓｔの発生回路は、一例とし
て、図８（ｅ）のようなものを用いることができる。こ
の回路によれば、電源電圧ＶＤＤが上昇し始めると、最
初は、ｎＭＯＳトランジスタＱ４はオフであり、抵抗Ｒ
３に電流が流れないので、Ｐｏｎｒｓｔは、上昇するＶ
ＤＤと同じ電圧となる。ＶＤＤがある程度上昇すると抵
抗Ｒ１、Ｒ２を流れる電流により抵抗Ｒ２の両端電圧が
トランジスタＱ４をオンさせ、これによりＰｏｎｒｓｔ
は、ローレベルに落ちる。したがって、図８（ｃ）に示
すような波形の信号となる。

【００１３】以上説明したパワーオンリセット回路は、
電源投入時のラッチ１の出力状態をローレベルに確定さ
せるものであったが、同様な考えの下、ラッチの出力状
態をハイレベルに確定させるものもある。

【００１４】図９は、このようなパワーオンリセット回
路の一例の構成およびその説明を示す図である。同図に
おいて、図８において説明したものと同じものには同一
番号を付してある。図９（ａ）に示すように、ラッチ１
の出力ｏｕｔには、ｐＭＯＳトランジスタＱ５によるパ
ワーオンリセット回路が接続される。ラッチ１は、図８
（ａ）に示したものと同じである。図９（ｂ）について
も図８（ｂ）の説明と同様である。

【００１５】電源電圧ＶＤＤの立ち上がりでは、図９
（ａ）のｐＭＯＳトランジスタＱ４によるパワーオンリ
セット回路において、そのゲート入力に信号Ｐｏｎｒｓ
ｔｂが入力される（同図（ｃ））。信号Ｐｏｎｒｓｔｂ
は、電源電圧ＶＤＤが立ち上がり始めてもしばらくはロ
ーレベルを維持し、電源電圧ＶＤＤがロジック確定電圧
よりある程度上のパワーオンリセット電圧まで達したと
き以降において電源電圧ＶＤＤに倣うような電圧の信号
である。

【００１６】このような信号Ｐｏｎｒｓｔｂのローレベ
ル状態により、トランジスタＱ４は、そのゲートソース
間に印加された電圧でオンし、このオン状態は、ロジッ
ク確定電圧によるロジック確定後も、電源電圧ＶＤＤが
パワーオンリセット電圧に達するまでは持続する。トラ
ンジスタＱ４がオンするとラッチ１の出力ｏｕｔのノー
ドにハイレベルが供給され、これがＮＯＴゲートＧ２に
入力される。このときＮＯＴゲートＧ２の動作としてロ
ジック確定がなされるているので、ＮＯＴゲートＧ２の
出力はローレベル、したがって、ＮＯＴゲートＧ１の出
力はハイレベルとなり、ラッチ１として出力ｏｕｔはハ
イの状態が確定する。

【００１７】この確定した状態は、ＮＯＴゲートＧ１、
Ｇ２が巡回接続されているので、信号Ｐｏｎｒｓｔｂが
電源電圧ＶＤＤに倣うようになりトランジスタＱ４がオ
フになった後も、入力ｉｎのレベルがクロックＣＫによ
り伝達されるまで少なくとも変わらない。また、信号Ｐ
ｏｎｒｓｔｂが電源電圧ＶＤＤに倣うようになった以降
はトランジスタＱ４のドレインはハイインピーダンス状
態となりこれがラッチ１の出力ｏｕｔに接続されていて
も何ら作用を及ぼさない。

【００１８】以上のようにして電源投入時のラッチ１の
出力状態をハイレベルに確定することができる。電源電
圧ＶＤＤが完全に立ち上がると、例えば図９（ｄ）に示
すように、クロックＣＫが供給されラッチとしての動作
を開始する。

【００１９】なお、信号Ｐｏｎｒｓｔｂの発生方法につ
いて補足する。信号Ｐｏｎｒｓｔｂの発生回路は、一例
として、図９（ｅ）のようなものを用いることができ
る。この回路によれば、電源電圧ＶＤＤが上昇し始める
と、最初は、ｐＭＯＳトランジスタＱ６はオフであり、
抵抗Ｒ６に電流が流れないので、Ｐｏｎｒｓｔｂは、ロ
ーレベル電圧となる。ＶＤＤがある程度上昇すると抵抗
Ｒ４、Ｒ５を流れる電流により抵抗Ｒ４の両端電圧がト
ランジスタＱ６をオンさせ、これによりＰｏｎｒｓｔｂ
は、電源電圧ＶＤＤに倣うようになる。したがって、図
９（ｃ）に示すような波形の信号となる。

【００２０】

【発明が解決しようとする課題】以上説明したような従
来のパワーオンリセット回路は、エレメントの作り込み
により電源投入時のラッチの出力状態をハイかローかの
いずれかに固定できるのみである。

【００２１】しかしながら、このように固定する場合の
ほかに、電源投入時のラッチ出力を、外部から、あるい
は半導体チップを簡便に操作して任意にいずれかの状態
にしたい場合もある。例えば、半導体が用いられるシス
テムとしての仕様としていずれかが要求される場合や、
ラッチの出力状態によりその半導体チップ内のある回路
ブロックの機能を指定することを可能としたい場合など
である。

【００２２】この「ある回路ブロックの機能を指定する
ことを可能としたい」というような要求は、一つには、
近年におけるメモリ等のディジタルデバイスの高速動作
化が背景にある。同期型のメモリでは、読み出し増幅回
路（センスアンプ）をそのチップ内に必要とする。メモ
リの高速動作化に伴い、センスアンプのクロックに対す
る動作タイミングの合わせ込みがより厳しい状況となっ
ている。動作タイミングの指定（合わせ込み）は、例え
ば、遅延線である縦列のＮＯＴゲートの個数を、メタル
配線で調整したり、外部から値を可変できるレジスタの
出力により調整指定したりして行うことができる。

【００２３】ここで、一般的に、センスアンプの動作タ
イミングの指定は、特に、実仕様よりごく遅い速度で動
作させて不良品をあらかじめ除去する半導体チップのス
クリーニングの場合と実仕様で動作させる製品としての
場合とで異なる。

【００２４】これは、スクリーニングの段階は、多くは
ダイシング前のウエハの状態で行うため、半導体テスタ
のプローブを適用する関係上高速ではテスティングしな
いからである。このような低速のテスティングにおいて
は、センスアンプの動作タイミングも低速動作対応に設
定する方がテスティングがやり易くなる。

【００２５】逆に、実仕様で動作させる製品としての場
合は、センスアンプの動作タイミングを高速動作対応に
する必要がある。

【００２６】すなわち、メモリ等のディジタルＩＣで
は、センスアンプについて少なくとも２通りの動作タイ
ミングを簡便に設定できると好都合である。

【００２７】本発明は、上記した状況を考慮してなされ
たもので、半導体が用いられるシステムとして電源投入
時のラッチ出力状態が指定される場合に対応して、電源
投入時のラッチ出力を、外部から、あるいは半導体チッ
プを簡便に操作して任意にいずれかの状態に固定できる
半導体装置を提供することを目的とする。

【００２８】また、本発明は、ラッチの出力状態により
その半導体チップ内にあるセンスアンプなどのような回
路ブロックの機能を少なくとも２通り指定するように、
電源投入時のラッチ出力を、外部から、あるいは半導体
チップを簡便に操作して任意にいずれかの状態に固定で
きる半導体装置を提供することを目的とする。

【００２９】

【課題を解決するための手段】上記の課題を解決するた
め、本発明は、ラッチを回路エレメントとして有する半
導体装置において、第１の制御信号に応じて前記ラッチ
出力にハイレベルを供給する第１の回路エレメントと、
第２の制御信号に応じて前記ラッチ出力にローレベルを
供給する第２の回路エレメントと、電源投入時に前記第
１の回路エレメントが前記ラッチ出力に対してハイレベ
ルを供給した後ハイインピーダンス状態を保つように前
記第１の制御信号を発生させる第１の制御、または、電
源投入時に前記第２の回路エレメントが前記ラッチ出力
に対してローレベルを供給した後ハイインピーダンス状
態を保つように前記第２の制御信号を発生させる第２の
制御、のいずれか一方を選択する選択回路とを具備する
ことを特徴とする（請求項１）。

【００３０】すなわち、ラッチの出力には、電源投入時
にハイレベルを供給し得る回路エレメントとローレベル
を供給し得る回路エレメントとが両方備えられる。そし
て、これらの回路エレメントの一方を非選択としてラッ
チ出力に対して作用しないようにし、他方の回路エレメ
ントの作用により電源投入時のラッチの出力をハイレベ
ルまたはローレベルに固定する。したがって、このよう
に構成された半導体装置においては、いずれの回路エレ
メントを作用させるかは、外部から選択信号を供給する
ことによりまたは内部で発生された選択信号により容易
に決定可能になる。

【００３１】よって、半導体装置（半導体チップ）が用
いられるシステムとして電源投入時のラッチ出力状態が
指定される場合に対応して、電源投入時のラッチ出力
を、外部から、あるいは半導体チップを簡便に操作して
任意にいずれかの状態に固定できるようになる。

【００３２】また、請求項１記載の半導体装置におい
て、前記ラッチの出力が供給されてその論理レベルによ
り遅延量が制御され、クロック信号が入力される遅延エ
レメントと、この遅延エレメントにより遅延されたクロ
ック信号が入力されそのタイミングにより読み出し動作
するセンスアンプとをさらに具備することを特徴とする
（請求項６）。

【００３３】上記のように電源投入時のラッチ出力を外
部から、あるいは半導体チップを簡便に操作して任意に
いずれかの状態に固定した上で、このラッチ出力状態に
よって遅延エレメントを制御し、センスアンプの動作タ
イミングを可変する。

【００３４】したがって、ラッチの出力状態によりその
半導体チップ内にあるセンスアンプの機能を少なくとも
２通り指定するように、電源投入時のラッチ出力を、外
部から、あるいは半導体チップを簡便に操作して任意に
いずれかの状態に固定できるようになる。ここで、機能
が指定される回路はセンスアンプに限らず、機能を指定
したい回路がある場合には、ラッチ出力を機能選択信号
として供給することができる。

【００３５】

【発明の実施の形態】本発明の好ましい実施の形態とし
て、請求項１記載の半導体装置において、前記選択回路
は、電圧が供給され得る入力端子を有し、この入力端子
に供給された電圧に基づいて前記第１の制御または前記
第２の制御のいずれか一方を選択する（請求項２）。

【００３６】これにより、電源投入時のラッチ出力状態
を外部から指定することができる。

【００３７】また、好ましい形態として、請求項１記載
の半導体装置において、前記選択回路は、低電位点また
は高電位点に一端が導電的に接続されたヒューズを有
し、このヒューズの溶断／非溶断に基づいて前記第１の
制御または前記第２の制御のいずれか一方を選択する
（請求項３）。

【００３８】これにより、ヒューズを溶断するかそのま
まにするかにより、電源投入時のラッチ出力状態をいず
れにも指定することができる。

【００３９】また、好ましい形態として、請求項１記載
の半導体装置において、前記選択回路は、ＣＭＯＳトラ
ンジスタを構成として含み、このＣＭＯＳトランジスタ
は、前記ラッチを構成する回路エレメントのＣＭＯＳト
ランジスタのしきい値電圧より小さい値のしきい値電圧
を有する（請求項４）。

【００４０】これにより、ラッチの論理レベルの確定よ
り早く第１および第２の回路エレメントへの制御信号の
論理レベルの確定がなされるため、より確実にパワーオ
ンリセットを機能させることができる。

【００４１】また、好ましい形態として、請求項１記載
の半導体装置において、前記ラッチを構成する回路エレ
メントに供給する電源電圧とは異なる電源電圧を、前記
選択回路に供給するための電源入力端をさらに具備する
（請求項５）。

【００４２】これにより、ラッチの論理レベルの確定と
は別にあらかじめ第１および第２の回路エレメントへの
制御信号の論理レベルの確定がなされ得るため、より確
実にパワーオンリセットを機能させることができる。

【００４３】また、好ましい形態として、請求項１記載
の半導体装置において、前記選択回路は、電圧が供給さ
れ得る２以上の入力端子と、これら入力端子に供給され
た電圧に基づく論理レベルを入力とし、この入力された
論理レベルにより論理演算を行う組み合わせ回路とを有
し、前記論理演算の結果に基づいて前記第１の制御また
は前記第２の制御のいずれか一方を選択する（請求項
７）。

【００４４】これにより、ラッチが複数あり、そのラッ
チにより電源投入時の出力状態を変えたい場合に、より
少ない入力信号数（対象とするラッチの数より少ない信
号数）によりこれが可能になる。

【００４５】また、好ましい形態として、請求項１記載
の半導体装置において、前記ラッチを複数具備し、前記
複数のラッチの出力をデコードするデコード回路と、前
記デコード回路の出力が供給されて遅延量が制御され、
クロック信号が入力される遅延エレメントと、前記遅延
エレメントにより遅延されたクロック信号が入力されそ
のタイミングにより読み出し動作するセンスアンプとを
さらに具備する（請求項８）。

【００４６】これにより、電源投入時の複数のラッチそ
れぞれの出力状態を任意に固定することによってその半
導体装置内にある例えばセンスアンプの機能を３通り以
上指定することができる。

【００４７】以下、本発明の実施形態を図面を参照しな
がら説明する。

【００４８】図１は、本発明のひとつの実施形態たる半
導体装置の構成を示す図である。同図に示すように、ラ
ッチ１の出力ｏｕｔには、パワーオンリセット回路１３
が接続される。パワーオンリセット回路１３には、この
回路が電源投入時におけるラッチ１の出力ｏｕｔの状態
をいずれに設定するのかを選択するための入力端子（パ
ッド）１２が接続される。なお、この図の回路は、例え
ば動作周波数５００ＭＨｚ程度のＣＭＯＳによるＳＲＡ
Ｍ（ｓｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅ
ｍｏｒｙ）半導体装置に適用可能なものである。

【００４９】ラッチ１については、図８または図９にお
いて説明したものと同様に動作説明され得る。また、パ
ワーオンリセット回路１３中の信号Ｐｏｎｒｓｔは、図
８に示された信号Ｐｏｎｒｓｔと同じと考えてよいもの
であり、その発生についても、例えば、図８（ｅ）の回
路によることができる。同様に、パワーオンリセット回
路１３中の信号Ｐｏｎｒｓｔｂも図９に示された信号Ｐ
ｏｎｒｓｔｂと同じと考えてよいものであり、その発生
は、例えば図９（ｅ）の回路によることができる。

【００５０】パワーオンリセット回路１３は、正側電源
ＶＤＤにソースが、ラッチ１の出力ｏｕｔにドレイン
が、それぞれ接続されたｐＭＯＳトランジスタＱ１１
（第１の回路エレメントに相当する。）と、負側電源Ｖ
ＳＳにソースが、ラッチ１の出力ｏｕｔにドレインが、
それぞれ接続されたｎＭＯＳトランジスタＱ１２（第２
の回路エレメントに相当する。）と、トランジスタＱ１
１のゲートに制御信号を供給するＮＡＮＤゲートＧ１１
と、トランジスタＱ１２のゲートに制御信号を供給する
ＮＯＲゲートＧ１２とを有する。ここで、ＮＡＮＤゲー
トＧ１１とＮＯＲゲートＧ１２の部分をまとめて論理回
路部１１（選択回路に相当する）と称する。

【００５１】入力端子１２に供給される信号ｅＰｏｎｒ
ｓｔの電圧レベルにより、ＮＡＮＤゲートＧ１１または
ＮＯＲゲートＧ１２は、信号Ｐｏｎｒｓｔｂまたは信号
Ｐｏｎｒｓｔがそれらゲートの出力においてアンイネー
ブル状態にされる。

【００５２】すなわち、入力端子１２がローレベルにさ
れる場合は、ゲートＧ１１の出力は常にハイレベルとな
り、トランジスタＱ１１はオンしないので、トランジス
タＱ１１はラッチ１の出力ｏｕｔに対してハイインピー
ダンス状態となる。このとき、ゲートＧ１２は、アンイ
ネーブルではない。

【００５３】また、入力端子１２がハイレベルにされる
場合は、ゲートＧ１２の出力は常にローレベルとなり、
トランジスタＱ１２はオンしないので、トランジスタＱ
１２はラッチ１の出力ｏｕｔに対してハイインピーダン
ス状態となる。このときは、ゲートＧ１１がアンイネー
ブルとはならない。

【００５４】したがって、入力端子１２をローレベルに
した場合は、信号ＰｏｎｒｓｔがゲートＧ１２を介して
トランジスタＱ１２のゲートに入力され、かつトランジ
スタＱ１１は存在しないのと同様となり図８の説明をそ
のまま援用することができる。また、入力端子１２をハ
イレベルにした場合は、信号ＰｏｎｒｓｔｂがゲートＧ
１１を介してトランジスタＱ１１のゲートに入力され、
かつトランジスタＱ１２は存在しないのと同様となり図
９の説明をそのまま援用することができる。

【００５５】よって、入力端子１２にハイかローかを与
えることによって、ラッチ１の出力ｏｕｔの電源投入時
における状態を任意に設定することができる。すなわ
ち、半導体装置（半導体チップ）が用いられるシステム
として電源投入時のラッチ出力状態が指定される場合に
対応して、電源投入時のラッチ出力を、外部から任意に
いずれかの状態に固定できる。

【００５６】なお、この実施形態の場合、論理回路部１
１のロジック確定電圧は、論理回路部１１に用いられる
トランジスタなどの回路エレメントがラッチ１のものと
同様であれば、ラッチ１のロジック確定電圧と同様であ
る。したがって、電源投入時に電源電圧ＶＤＤがロジッ
ク確定電圧に達すると論理回路部１１の論理出力は確定
し、このとき以後ＶＤＤがパワーオンリセット電圧に達
するまで信号Ｐｏｎｒｓｔまたは信号Ｐｏｎｒｓｔｂが
ゲートＧ１１またはＧ１２を介してトランジスタＱ１１
またはトランジスタＱ１２のソースに制御信号として入
力される。これにより、図８または図９において説明し
たトランジスタＱ３またはＱ５と同様に、トランジスタ
Ｑ１２またはＱ１１が動作する。

【００５７】しかしながら、論理回路部１１のロジック
確定電圧を、ラッチ１のそれよりも下げるようにしても
よい。このようにすれば、電源電圧ＶＤＤの立ち上がり
に際して論理回路部１１のロジック確定がラッチ１のロ
ジック確定に先んじて生じ、一層確実に長い時間トラン
ジスタＱ１１またはＱ１２の動作が制御される。

【００５８】論理回路部１１のロジック確定電圧を、ラ
ッチ１のそれよりも下げるには、論理回路部１１を構成
するトランジスタの製造プロセスをラッチ１を構成する
製造プロセスと多少変えることにより可能である。ロジ
ック確定電圧は、ほぼＶｔｎ＋Ｖｔｐ（ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタそれぞれがオンとなるゲ
ートソース間電圧（しきい値電圧）の和）であり、Ｖｔ
ｎ、Ｖｔｐは、不純物イオンの注入により制御可能だか
らである。

【００５９】次に、本発明の別の実施形態を図２を参照
して説明する。図２は、図１に示したものとは異なる本
発明の実施形態たる半導体装置の構成を示す図である。
同図において、すでに説明した構成要素については同一
番号または符号を付し、以下では、それ以外の構成につ
いて特に説明する。

【００６０】この実施の形態は、図１における論理回路
部１１に代えて、他の部分とは別の電源ＶＤＤ１で動作
され得る論理回路部２１を設けたものである。このよう
な論理回路部２１を含んでパワーオンリセット回路２２
が構成される。

【００６１】別電源ＶＤＤ１で論理回路部２１を動作可
能としたのは、電源ＶＤＤの投入に先立ちあらかじめ論
理回路部２１に電源ＶＤＤ１を供給して、そのロジック
動作を確保しておくためである。このようにすれば、電
源電圧ＶＤＤの立ち上がりに際して論理回路部２１のロ
ジック確定がラッチ１のロジック確定に先んじて生じ、
一層確実に長い時間トランジスタＱ１１またはＱ１２の
動作が制御される。

【００６２】なお、信号ｅＰｏｎｒｓｔは、例えば図１
の実施形態と同様に入力端子を設けてこれから得るよう
にすればよい。

【００６３】また、この実施形態では、正側電源のみ論
理回路部２１用のものを印加可能としているが、負側電
源ＶＳＳについても論理回路部２１用のものを印加可能
としてもよい。

【００６４】別電源を印加可能とするためには、電源電
圧を加えるパッドを複数作り電源入力端として用いるよ
うにすればよい。

【００６５】次に、本発明のさらに別の実施形態を図３
を参照して説明する。図３は、図１、図２に示したもの
とは異なる本発明の実施形態たる半導体装置の構成を示
す図である。同図において、すでに説明した構成要素に
ついては同一番号または符号を付し、以下では、それ以
外の構成について特に説明する。

【００６６】この実施の形態は、ゲートＧ１１、Ｇ１２
に入力される信号ｅＰｏｎｒｓｔの発生を、入力端子に
よるのではなく半導体チップ内の回路３１によって行う
ようにしたものである。ここで、信号ｅＰｏｎｒｓｔ
は、上記でも述べたように、電源投入時のラッチ１の出
力状態をハイかローかに選択するための信号である。し
たがって、この場合は半導体チップを簡便に操作して任
意にいずれかの状態に固定できるのが好ましい。

【００６７】このような回路３１としては、図４の各図
（ａ）、（ｂ）、（ｃ）に示すようなものを用いること
ができる。図４は、図３に示す実施形態で用いられるｅ
Ｐｏｎｒｓｔ信号発生回路３１の例を示す図である。

【００６８】図４（ａ）は、正側電源ＶＤＤと負側電源
ＶＳＳとの間に、ヒューズＦ４１を正側電源ＶＤＤに接
続してこれと抵抗Ｒ４１とで電流ポールを構成したもの
である。

【００６９】図４（ｂ）は、正側電源ＶＤＤと負側電源
ＶＳＳとの間に、ヒューズＦ４２を負側電源ＶＳＳに接
続してこれと抵抗Ｒ４２とで電流ポールを構成したもの
である。

【００７０】これらの回路では、ヒューズＦ４１、Ｆ４
２を溶断する場合としない場合とで、ヒューズと抵抗と
の接続点の電圧が変化する。したがって、半導体チップ
を簡便に操作して任意論理レベルのｅＰｏｎｒｓｔ信号
を発生させることができる。

【００７１】図４（ｃ）は、正側電源ＶＤＤと負側電源
ＶＳＳとの間に、ヒューズＦ４３とヒューズＦ４４とで
電流ポールを構成したものである。

【００７２】この回路では、ヒューズＦ４３、Ｆ４４の
いずれかを溶断することによってそれらの接続点の電圧
が変化する。したがって、半導体チップを簡便に操作し
て任意論理レベルのｅＰｏｎｒｓｔ信号を発生させるこ
とができる。

【００７３】なお、これらは例であり、ｅＰｏｎｒｓｔ
信号発生回路３１としては、要は、ヒューズのような半
導体チップ上で簡便に操作できるエレメントにより論理
ハイ・ローの電位を発生できるものであればよい。

【００７４】また、ｅＰｏｎｒｓｔ信号発生回路３１の
正側電源ＶＤＤは、図２に示した実施形態で述べたよう
な別電源ＶＤＤ１を用いるようにしてもよいことはいう
までもない。また、図３において、論理回路部１１は、
論理回路部２１に代えてもよいこともいうまでもない。
これらは、負側電源ＶＳＳについても同様である。

【００７５】次に、本発明のさらに別の実施形態を図５
を参照して説明する。図５は、図１、図２、図３に示し
たものとは異なる本発明の実施形態たる半導体装置の構
成を示す図である。同図において、すでに説明した構成
要素については同一番号または符号を付し、以下では、
それ以外の構成について特に説明する。

【００７６】この実施形態は、ラッチ１、パワーオンリ
セット回路１３の他に、ラッチ１の出力状態により遅延
量が変化する可変遅延エレメント５１と、その出力であ
るクロックにより読み出し動作を行うセンスアンプ５２
とを設けたものである。

【００７７】ここで、可変遅延エレメント５１は、入力
されたクロックＣＫを遅延させて遅れたクロックＣＫＤ
を発生するものである。遅延量は２通りの変化をし、第
１の遅延量は遅延線５３で規定され、第２の遅延量は遅
延線５４で規定される。これらの遅延線により遅延され
たクロックは、セレクタ５５でラッチ１の出力状態によ
り一方が選択されて出力されクロックＣＫＤになる。な
お、遅延線５３、５４は、例えば縦列接続されたインバ
ータにより構成することができる。

【００７８】センスアンプ５２は、記憶された内容によ
る微弱な出力信号を読み出すための高性能な増幅器であ
り、一般にメモリなどでは必須に近い構成回路である。
この実施形態では、ラッチ１の電源投入時の出力状態が
パワーオンリセット回路１３により任意に設定可能であ
ることを利用して、センスアンプの動作タイミングを２
通りに変化させられることに特徴がある。

【００７９】すなわち、端子５６に信号ｅＰｏｎｒｓｔ
を供給することで、その論理レベルによりラッチ１の電
源投入時の出力状態は任意に設定できる。設定されたそ
の状態による論理レベルは、セレクタ５５に導かれ、遅
延線５３、５４の一方の側の遅延クロック信号を選択す
る。選択されたクロック信号によりセンスアンプ５２の
読み出し動作のタイミングが決定する。

【００８０】つまり、ラッチ１の出力状態によりその半
導体チップ内にあるセンスアンプ５２の機能を２通りに
指定するようしたものである。よって、例えば、スクリ
ーニングの段階では、低速のテスティングを行い、実仕
様で動作させる製品としての場合は、センスアンプの動
作タイミングを高速動作対応にすることが容易にでき
る。

【００８１】次に、本発明のさらに別の実施形態を図６
を参照して説明する。図６は、図１、図２、図３、図５
に示したものとは異なる本発明の実施形態たる半導体装
置の構成を示す図である。同図において、すでに説明し
た構成要素については同一番号または符号を付し、以下
では、それ以外の構成について特に説明する。

【００８２】この実施形態は、ラッチを複数（図６の場
合は３つ）用いこれに対応してパワーオンリセット回路
も複数用いるようにして、それらラッチの出力状態をデ
コードし可変遅延エレメントに導くようにしたものであ
る。

【００８３】すなわち、ラッチ１ａ、１ｂ、１ｃの出力
には、それぞれパワーオンリセット回路１３ａ、１３
ｂ、１３ｃが設けられ、それらの出力は、デコーダ６１
に導かれる。この場合は、パワーオンリセット回路１３
ａ、１３ｂ、１３ｃへの入力信号ｅＰｏｎｒｓｔは、同
一のものが入力されるので、デコーダ６１への入力状態
は、３つの入力（３ビットの入力）にかかわらず２通り
しかない。したがって、デコーダ６１の出力は、２^３＝
８のうち最大と最小の２つが選択の上アクティブとなり
得る。

【００８４】デコーダ６１のアクティブ出力により、可
変遅延エレメント６２の遅延量が決定する。すなわち、
可変遅延エレメント６２は、この場合８通りの遅延量を
選択され得るように構成されている。このような、可変
遅延エレメント６２は、図５で説明した可変遅延エレメ
ント５１よりは複雑であるが、同様に遅延線とセレクタ
により構成することができる。ここで、実際には、８通
りのうち２つの場合のみが選択され得る。

【００８５】つまり、この実施形態では、ラッチ１ａ、
１ｂ、１ｃの出力状態によりその半導体チップ内にある
センスアンプ５２の機能を２通りに指定するようしたも
のであり、図５に示した場合と同様の機能である。よっ
て、例えば、スクリーニングの段階では、低速のテステ
ィングを行い、実仕様で動作させる製品としての場合
は、センスアンプの動作タイミングを高速動作対応にす
ることが容易にできる。

【００８６】なお、このような構成は、一見、図５に示
した場合に比較して複雑なだけであるように見えるが、
半導体チップとしてこのような回路を埋め込むように用
意しておけばわずかな変更（例えば、パワーオンリセッ
ト回路１３ａ、１３ｂ、１３ｃのいずれか入力前段にイ
ンバータを挿入するなど）のみで、いろいろな遅延量
（すなわちセンスアンプ５２の動作タイミング）を得る
ことができるメリットがある。

【００８７】次に、本発明のさらに別の実施形態を図７
を参照して説明する。図７は、図１、図２、図３、図
５、図６に示したものとは異なる本発明の実施形態たる
半導体装置の構成を示す図である。同図において、すで
に説明した構成要素については同一番号または符号を付
し、以下では、それ以外の構成について特に説明する。

【００８８】この実施形態は、図６に示した実施の形態
における信号ｅＰｏｎｒｓｔの与え方を各パワーオンリ
セット回路１３ａ、１３ｂ、１３ｃについて別々にする
ことを可能にしたものである。このような別々の信号ｅ
Ｐｏｎｒｓｔを与える場合は、簡単には、それらがそれ
ぞれに外部に導電されるようにすればよい。しかし、そ
の場合には、パワーオンリセット回路の数だけ外部入力
端子（パッド）を要することになり効率が悪い。

【００８９】そこで、組み合わせ回路７１を設け、各パ
ワーオンリセット回路１３ａ、１３ｂ、１３ｃへの信号
ｅＰｏｎｒｓｔについてすべての組み合わせは実現でき
ないものの、その一部の組み合わせを実現するようにし
たものである。

【００９０】すなわち、この実施形態では、信号ｅＰｏ
ｎｒｓｔ１と信号ｅＰｏｎｒｓｔ２の入力端子７２、７
３を設け、これらを入力にして組み合わせ演算を行い各
パワーオンリセット回路１３ａ、１３ｂ、１３ｃへの信
号ｅＰｏｎｒｓｔを発生する。これにより、入力端子７
２、７３の入力は２ビットであるので、各パワーオンリ
セット回路１３ａ、１３ｂ、１３ｃへの信号ｅＰｏｎｒ
ｓｔは、４通りの状態をとり得、さらに、デコーダ６１
の出力は８つのうち４つがアクティブになり得るもので
ある。

【００９１】つまり、この実施形態では、ラッチ１ａ、
１ｂ、１ｃの出力状態によりその半導体チップ内にある
センスアンプ５２の機能を４通りに指定するようしたも
のである。よって、例えば、スクリーニングの段階で
は、低速のテスティングを行い、実仕様で動作させる製
品としての場合は、センスアンプの動作タイミングを高
速動作対応にすることが容易にできる以外に、さらに、
例えばスクリーニングが多段階ある場合にそのスクリー
ニングに最適な動作周波数条件でこれを行うことができ
る。

【００９２】

【発明の効果】以上詳述したように、本発明によれば、
ラッチの出力には、電源投入時にハイレベルを供給し得
る回路エレメントとローレベルを供給し得る回路エレメ
ントとが両方備えられ、これらの回路エレメントの一方
を非選択としてラッチ出力に対して作用しないように
し、他方の回路エレメントの作用により電源投入時のラ
ッチの出力をハイレベルまたはローレベルに固定でき
る。よって、半導体装置（半導体チップ）が用いられる
システムとして電源投入時のラッチ出力状態が指定され
る場合に対応して、電源投入時のラッチ出力を、外部か
ら、あるいは半導体チップを簡便に操作して任意にいず
れかの状態に固定できるようになる。また、上記のよう
に電源投入時のラッチ出力を外部から、あるいは半導体
チップを簡便に操作して任意にいずれかの状態に固定し
た上で、このラッチ出力状態によって遅延エレメントを
制御し、センスアンプの動作タイミングを可変するの
で、ラッチの出力状態によりその半導体チップ内にある
センスアンプの機能を少なくとも２通り指定するよう
に、電源投入時のラッチ出力を、外部から、あるいは半
導体チップを簡便に操作して任意にいずれかの状態に固
定できるようになる。

【図面の簡単な説明】

【図１】本発明のひとつの実施形態たる半導体装置の構
成を示す図。

【図２】図１に示したものとは異なる本発明の実施形態
たる半導体装置の構成を示す図。

【図３】図１、図２に示したものとは異なる本発明の実
施形態たる半導体装置の構成を示す図。

【図４】図３に示す実施形態で用いられるｅＰｏｎｒｓ
ｔ信号発生回路３１の例を示す図。

【図５】図１、図２、図３に示したものとは異なる本発
明の実施形態たる半導体装置の構成を示す図。

【図６】図１、図２、図３、図５に示したものとは異な
る本発明の実施形態たる半導体装置の構成を示す図。

【図７】図１、図２、図３、図５、図６に示したものと
は異なる本発明の実施形態たる半導体装置の構成を示す
図。

【図８】従来のパワーオンリセット回路の一例の構成お
よびその説明を示す図。

【図９】図８に示したものとは異なる従来のパワーオン
リセット回路の一例の構成およびその説明を示す図。

【符号の説明】

１、１ａ、１ｂ、１ｃ…ラッチ１１、２１…論理回路
部１２…入力端子（パッド）１３、１３ａ、１３
ｂ、１３ｃ、２２…パワーオンリセット回路３１…ｅ
Ｐｏｎｒｓｔ信号発生回路５１、６２…可変遅延エレ
メント５２…センスアンプ５３、５４…遅延線５
５…セレクタ６１…デコーダ７１…組み合わせ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 29/00 ６７１Ｇ１１Ｃ 11/34 ３０５Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｍ 21/822 ＨＦターム(参考） 2G132 AA08 AB03 AG08 AG09 AH04 AH07 AK12 AK15 AL00 5B015 HH05 KB22 KB23 KB84 MM07 NN02 QQ15 QQ18 5F038 AV15 BH01 BH07 BH19 CD06 CD09 DF16 EZ20 5J055 AX57 BX41 CX27 DX22 EX07 EY01 EY21 EZ07 EZ12 EZ25 EZ48 FX05 FX32 GX01 GX02 GX05 5L106 DD32 EE02 FF08 GG03

Claims

【特許請求の範囲】

【請求項１】ラッチを回路エレメントとして有する半
導体装置において、第１の制御信号に応じて前記ラッチ出力にハイレベルを
供給する第１の回路エレメントと、第２の制御信号に応じて前記ラッチ出力にローレベルを
供給する第２の回路エレメントと、電源投入時に前記第１の回路エレメントが前記ラッチ出
力に対してハイレベルを供給した後ハイインピーダンス
状態を保つように前記第１の制御信号を発生させる第１
の制御、または、電源投入時に前記第２の回路エレメン
トが前記ラッチ出力に対してローレベルを供給した後ハ
イインピーダンス状態を保つように前記第２の制御信号
を発生させる第２の制御、のいずれか一方を選択する選
択回路とを具備することを特徴とする半導体装置。
【請求項２】前記選択回路は、電圧が供給され得る入
力端子を有し、この入力端子に供給された電圧に基づい
て前記第１の制御または前記第２の制御のいずれか一方
を選択することを特徴とする請求項１記載の半導体装
置。
【請求項３】前記選択回路は、低電位点または高電位
点に一端が導電的に接続されたヒューズを有し、このヒ
ューズの溶断／非溶断に基づいて前記第１の制御または
前記第２の制御のいずれか一方を選択することを特徴と
する請求項１記載の半導体装置。
【請求項４】前記選択回路は、ＣＭＯＳトランジスタ
を構成として含み、このＣＭＯＳトランジスタは、前記
ラッチを構成する回路エレメントのＣＭＯＳトランジス
タのしきい値電圧より小さい値のしきい値電圧を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項５】前記ラッチを構成する回路エレメントに
供給する電源電圧とは異なる電源電圧を、前記選択回路
に供給するための電源入力端をさらに具備することを特
徴とする請求項１記載の半導体装置。
【請求項６】前記ラッチの出力が供給されてその論理
レベルにより遅延量が制御され、クロック信号が入力さ
れる遅延エレメントと、この遅延エレメントにより遅延されたクロック信号が入
力されそのタイミングにより読み出し動作するセンスア
ンプとをさらに具備することを特徴とする請求項１記載
の半導体装置。
【請求項７】前記選択回路は、電圧が供給され得る２
以上の入力端子と、これら入力端子に供給された電圧に
基づく論理レベルを入力とし、この入力された論理レベ
ルにより論理演算を行う組み合わせ回路とを有し、前記
論理演算の結果に基づいて前記第１の制御または前記第
２の制御のいずれか一方を選択することを特徴とする請
求項１記載の半導体装置。
【請求項８】前記ラッチを複数具備し、前記複数のラッチの出力をデコードするデコード回路
と、前記デコード回路の出力が供給されて遅延量が制御さ
れ、クロック信号が入力される遅延エレメントと、前記遅延エレメントにより遅延されたクロック信号が入
力されそのタイミングにより読み出し動作するセンスア
ンプとをさらに具備することを特徴とする請求項１記載
の半導体装置。