JP3168977B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3168977B2 JP3168977B2 JP9292098A JP9292098A JP3168977B2 JP 3168977 B2 JP3168977 B2 JP 3168977B2 JP 9292098 A JP9292098 A JP 9292098A JP 9292098 A JP9292098 A JP 9292098A JP 3168977 B2 JP3168977 B2 JP 3168977B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- circuit
- level
- power supply
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
り、特にそれぞれ異なる電源電位が供給された論理回路
間を接続するためのレベル変換手段を有する半導体装置
に関する。
装置として、例えば電気的に書き込みおよび読み出しが
可能な不揮発性半導体記憶装置がある。この不揮発性半
導体記憶装置では、データの書き込みおよび消去のため
に、通常の電源電圧VCCとして5Vが用いられ、その
他に5Vよりも高い電源電圧VPPとして例えば12V
が用いられている。
給されて動作する論理回路群と、VPPが供給されて動
作する論理回路群とが存在し、これらの電源電圧が異な
る回路間の信号接続においては、トランスファ用トラン
ジスタ(以下、トランスファゲートと称す)を介して接
続することによって、VCCで動作する回路にVPPが
供給されることがないように電気的に分離する方法が用
いられている。
る入力信号の論理レベルのロウレベルから論理レベルの
ハイレベルとなるVCCレベルまたはVPPレベルに速
く持ち上げるために、レベル変換手段を設けるのが一般
的である。
装置のデコーダ回路に適用された一例の主要部を図5に
示す。
3を有しPチャネル型MOSトランジスタ(以下、PM
OSトランジスタと称す)P1〜P3およびNチャネル
型MOSトランジスタ(以下、NMOSトランジスタと
称す)N1〜N3からなるNAND回路1には動作電源
としてVCCが供給され、出力端子OUTを有するイン
バータ回路2には動作電源としてVPPが供給されると
ともに、これらNAND回路1の出力端とインバータ回
路2の入力端との間にトランスファゲートN4が直列接
続され、そのゲート電極にはVCCが供給されている。
び電源端子Vpp間にPMOSトランジスタ4が接続さ
れ、そのゲート電極にはPMOSトランジスタ5および
NMOSトランジスタN5からなり動作電源としてVP
Pが供給されるインバータ回路2の出力端が接続され、
かつその入力端はトランスファゲートN4の出力端に接
続されたレベル変換回路を含んで構成されている。
NAND回路1がハイレベルを出力する場合から説明す
る。NAND回路1の入力端IN1〜IN3に供給され
る信号の少なくとも1つがロウレベルになると、NAN
D回路1はハイレベルのデータをトランスファゲートN
4へ出力する。トランスファゲートN4はゲート電極に
VCCが供給されているので動作時は常時導通状態にあ
り、節点Aに伝達されたハイレベルのデータを節点Bに
伝達する。この節点Bにおけるハイレベルはトランスフ
ァゲートN4のしきい値電圧分だけ低下したハイレベル
(VCC−VTN4)である。
3で反転されてロウレベルとなり、PMOSトランジス
タP4を導通させるので、節点Bのハイレベル(VCC
−VTN4 )は端子VppのVPPレベルまで持ち上げら
れる。したがって、インバータ回路2の出力端子OUT
の電位はロウレベルを出力する。
する場合を説明する。NAND回路1の入力端IN1〜
IN3に供給される信号が全てハイレベルになると、N
AND回路1はロウレベルを節点Aを介してトランスフ
アゲートN4へ出力する。
状態にあるから、節点Aのロウレベルを節点Bへ伝達す
る。このロウレベルがインバータ回路3で反転されてハ
イレベルになり、PMOSトランジスタP4を非導通状
態にするので、節点Bの電位はロウレベルのままであ
り、したがってインバータ回路2はハイレベルを出力端
子OUTへ出力する。
ND回路1の出力は、レベル変換回路によってレベル変
換されてVPP系の後段回路のイバータ3に伝達される
ことになる。
EEE JOURNAL OF SOLIDSTATE
CIRCUITS,VOL,SC.18,NO.5,
OCTOBER 1993,第556頁に記載されてい
る。同誌所載のデコーダ回路の主要部の回路図を示した
図6を参照すると、ゲート電極がRow Clock端
子に接続されたPMOSトランジスタP1およびゲート
電極にPredecoder1〜3端子が接続されたN
1〜N3からなるNAND回路4には電源電圧としてV
CCが供給されている。
トランスファゲータトN4および節点Bを介して、電源
電圧としてVPPが供給されるインバータ回路2の入力
端に接続されている。
ランジスタP4が接続され、PMOSトランジスタP4
のゲート電極はインバータ回路2の出力端が接続され、
トランスファゲートN4およびPMOSトランジスタP
4でレベル変換回路を構成している。
回路4の出力がハイレベルを出力する場合は、Pred
ecoder1〜3端子に供給される信号のうち少なく
とも1つがロウレベルになり、かつRow Clock
端子に供給される信号ががロウレベルになると、NAN
D回路4はPMOSトランジスタP1が導通して得られ
たVCCのハイレベルを節点Aを介してトランスファゲ
ートN4に伝達する。トランスファゲートN4はゲート
電極にVCCが供給されて導通状態にあるから節点Aの
ハイレベルを節点Bを介してインバータ回路2に伝達す
る。このとき節点Bのハイレベルは(VCC−VTN4 )
である。
が、同時にこのロウレベルをPMOSトラジスタP4の
ゲート電極にも供給するので、PMOSトラジスタP4
は導通し節点Bの電位(VCC−VTN4 )をVPPレベ
ルに持ち上げる。
を出力する場合は、Predecoder1〜3端子に
供給される信号が全てハイレベルになり、かつRow
Clock端子に供給される信号がハイレベルになる
と、NAND回路4はPMOSトランジスタP1が非導
通状態になり、NMOSトランジスタN1〜N3が全て
導通して出力端は接地電位となりロウレベルを節点Aを
介してトランスファゲートN4に伝達する。このロウレ
ベルはトランスファゲートN4および節点Bを介してイ
ンバータ回路2に伝達され、その出力はハイレベルにな
る。このハイレベルによってPMOSトランジスタP4
は非導通状態になり、節点Bはロウレベルのままであ
る。
段回路のNAND回路4の出力は、レベル変換回路によ
ってレベル変換されてVPP系の後段回路のインバータ
回路2に伝達されることになる。
装置において、図5で説明した例の場合は、節点BがV
CC電位のハイレベルからVPPレベルのハイレベルへ
プルアップされるときに、節点Aの電位を節点Bへ伝達
する伝達時間がトランスファゲートN4の導通抵抗が大
きいために長くなるという問題がある。例えば、この節
点Aおよび節点Bにおける伝達時間の関係を波形図で示
した図7を参照すると、この図は縦軸に電源電圧を示
し、横軸に時間を示してある。節点Bにおける電位が時
間t1から時間t5間でロウレベルからハイレベルヘ遷
移するのに要する時間は、節点Aの電位が時間t1から
時間t2の間でロウレベルからハイレベルヘ遷移するの
に要する時間よりも長いため(t5>t1)、PMOS
トランジスタP4のゲート電極に供給されるインバータ
回路2の出力もハイレベルからロウレベルへ遷移する時
間が長くなり、PMOSトランジスタP4が導通状態に
なるのも遅れることになる。
節点Bの電位をVCC−VTN4 レベルからVPPレベル
にプルアップする時間も遅れ、インバータ回路2の出力
端子OUTの電位がロウレベルになるのも遅れてしまう
という問題があった。
も、トランスファゲートN4の導通抵抗が大きいため、
時間t6で節点AおよびBがハイレベルからロウレベル
へ遷移し始め、時間t7で節点Aがロウレベルになるの
に対し、節点Bは時間t10でロウレベルになるので、
節点Aの電位を節点Bへ伝達する伝達時間が長くなる
(t10>t7)。
ロウレベルへ遷移すると、節点Bもトランスファゲート
N4を介してハイレベルからロウレベルへ遷移するのに
要する時間が長くなり、インバータ回路2の出力がロウ
レベルからハイレベルへ遷移する時間も長くなる。
導通状態から非導通状態になるのも遅れ、インバータ回
路2の出力端子OUTの電位がハイレベルになるのも遅
れる。 一方、図6を用いて説明した従来例において
は、節点Bの電位をプルアップする場合、節点Aの電位
がロウレベルからハイレベル遷移する時間もトランスフ
ァゲートN4の導通抵抗が大きいので、節点Bでの遷移
時間も遅れ、インバータ回路の出力端子OUTもハイレ
ベルからロウレベルへ変化するのが遅れる。
電位が供給されるPMOSトランジスタP4も非導通状
態から導通状態へ変化するのが遅れ、節点BがVCC−
VTN4 レベルからVPPレベルへプルアップされる時間
も遅れる。
へプルダウンする場合も、節点Bにおけるハイレベルか
らロウレベルへの遷移時間が長く、インバータ回路の出
力端子OUTもロウレベルからハイレベルへ変化するの
が遅れる。したがって、この遅れた出力端子OUTの電
位が供給されるPMOSトランジスタP4も導通状態か
ら非導通状態へ変化するのが遅れ、節点BがVPPレベ
ルからロウレベルからへプルダウンされる時間も遅れ
る。
の出力端子OUTがロウレベルからハイレベルへ、ハイ
レベルからロウレベルへそれぞれ変化する時間の遅れの
原因となっていたトランスファゲートN4の導通抵抗を
小さくするためには、このトランスファゲートのトラン
ジスタサイズを大きくするのが一般的であるが、チップ
上の回路面積が増大する欠点がある。
らハイレベルへ変化するときに、節点Aと節点Bとの遷
移時間のずれが原因となって、節点Aがハイレベルから
ロウレベルへ変化しているにもかかわらず節点Bがまだ
ハイレベルからロウレベルへの過渡状態にある期間が生
じ、この期間は端子VppからPMOSトランジスタP
4→節点B→トランスファゲートN4→節点A→NAN
D回路1のNMOSトランジスタN1〜N3→接地電位
へ貫通電流I4またはI5が流れ、消費電流が大きくな
る欠点もある。
たものであり、それぞれ異る電圧の電源電圧が供給され
る回路間をレベル変換する場合に、両回路間に挿入され
るトランスファゲートの両端における伝達時間の差異に
よる伝達時間の速度を改善した半導体装置を提供するこ
とにある。
第1の電源ラインに接続された第1の論理回路と、前記
第1の電源ラインとは異なる電位レベルを供給する第2
の電源ラインに接続された第2の論理回路と、前記第1
の論理回路の出力と前記第2の論理回路の入力との間に
接続されたゲート回路と、前記第2の論理回路の入力と
前記第2の電源ラインとの間に接続され、その制御端子
が節点に接続されたゲート回路と、前記第1の論理回路
の出力を入力に受け、前記入力に応答した出力を前記節
点に出力するインバータ回路とを備えることを特徴とす
るこのような構成とすることによって、ゲート回路に起
因するインバータ回路の動作速度低下を防止することが
できるため、回路全体の応答速度を向上させることがで
きる。
いて図面を参照しながら説明する。図1は本発明の半導
体装置に適用するレベル変換手段の第1の実施例を示す
回路図である。図1を参照すると、入力端IN1〜IN
3を有しPMOSトランジスタP1〜P3およびNMO
SトランジスタN1〜N3からなる前段論理回路として
のNAND回路1には動作電源として端子VppからV
CCが供給され、出力端子OUTを有する後段論理回路
としてのインバータ回路2には動作電源として端子Vp
pからVPPが供給されている。
2の入力端との間にトランスファゲートN4が直列接続
され、そのゲート電極にはVCCが供給されている。
び電源端子Vpp間にはPMOSトランジスタP4が接
続され、そのゲート電極にはインバータ回路3の出力端
が接続され、インバータ回路3の入力端はNAND回路
1の出力端に接続されている。 このインバータ回路3
はPMOSトランジスタ5およびNMOSトランジスタ
N5からなり動作電源としてVPPが供給され、かつそ
の入力端はトランスファゲートN4の出力端に接続され
る。
SトランジスタP4とインバータ回路3とからなるレベ
ル変換回路を含んで構成されている。
イレベルを出力する場合は、NAND回路1の入力端I
N1〜IN3のうちの少なくとも1つがロウレベルにな
るとNAND回路1はハイレベルを節点Aを介してトラ
ンスファゲートN4へ出力する。
CCが供給されているから動作中は常時導通状態にあ
り、入力されたハイレベルを節点Bへ伝達する。このと
き、節点Bの電位はトランスファゲートN4は導通抵抗
が大きいので節点Bの電位がロウレベルからハイレベル
への遷移速度は遅くなり、トランスファゲートN4のし
きい値電圧VTN4 分だけ低い電位(VCC−VTN4 )の
ハイレベルに向って上昇を始める。
路3において反転されてロウレベルとなり、PMOSト
ランジスタP4のゲート電極に供給されてPMOSトラ
ンジスタP4は導通状態になり、先に電位(VCC−V
TN4 )のハイレベルに上昇を始めた節点Bの電位を端子
Vppの電圧VPPまで急速にプルアップする。
レベルが後段のインバータ回路2で反転されてロウレベ
ルとなり出力端子OUTへ出力される。
達電位の遷移状態を波形で示した図2を参照すると、節
点AおよびBは時間t1でロウレベルからハイレベルへ
それぞれ上昇し始め、時間t2で節点AがVCCレベル
に達する。節点Bは時間t3までは従来と同様にトラン
スファゲートN4の導通抵抗と節点Bの寄生容量との積
分時間で決る速度で上昇する。
出力反転動作およびその反転されたロウレベルによりP
MOSトランジスタP4が導通状態へ変化するので節点
Bの電位は急速に上昇し、時間t4でVPPレベルにプ
ルアップされる。
従来の遷移時間波形のVPPレベル到達時間t5に対
し、時間(t5−t4)だけ伝達速度が速くなる。
合は、NAND回路1の入力端IN1〜IN3の全てが
ハイレベルになるとNAND回路1はハイレベルからロ
ウレベルへ遷移し、このロウレベルを節点Aを介してト
ランスファゲートN4へ出力する。トランスファゲート
N4は、ゲート電極にVCCが供給されているから導通
状態であり、入力されたロウレベルを節点Bへ伝達す
る。
抵抗が大きいので節点Bの電位がハイレベルからロウレ
ベルへ遷移する速度は遅くなり、VPPレベルのハイレ
ベルからロウレベルへ向って低下し始める。
路3において反転されてハイレベルとなり、PMOSト
ランジスタP4のゲート電極に供給される。PMOSト
ランジスタP4は非導通状態になるので、先にロウレベ
ルに低下を始めた節点Bの電位を接地電位まで急速にプ
ルダウンする。
レベルが後段のインバータ回路2で反転されてハイレベ
ルとなり出力端子OUTへ出力される。
移状態を波形で示した図2を再び参照すると、節点Aお
よびBは時間t6でハイレベルからロウレベルへそれぞ
れ低下し始め、時間t8で節点Aが接地電位に達する。
ンスファゲートN4の導通抵抗と節点Bの寄生容量との
積分時間による速度で低下する。
出力反転動作およびその反転されたハイレベルによりP
MOSトランジスタP4が非導通状態へ変化するので、
節点Bの電位はトランスファゲートN4を介してNAN
D回路1の接地電位へ急速に低下していき、時間t10
で接地電位にプルダウンされる。
波形の接地電位への到達時間t11に対し、時間(t1
1−t10)だけ伝達速度が速くなる。
例の回路図を示した図3を参照すると、第1の実施例と
の相違点は、端子VppとPMOSトランジスタP4と
の間にさらにPMOSトランジスタP7を挿入し、その
ゲート電極にこのトランジスタを導通非導通にする制御
信号CNTを供給したことである。それ以外の構成は第
1の実施例と同様であるから構成の説明は省略する。
時間ハイレベルになる制御信号CNTを与えることによ
って貫通電流I2を遮断する機能を有する。
D回路1がハイレベルからロウレベルへ遷移するとき
に、節点AおよびBは時間t6でハイレベルからロウレ
ベルへそれぞれ低下し始め、時間t8で節点Aが接地電
位に達する。節点Bは時間t7までは従来と同様にトラ
ンスファゲートN4の導通抵抗と節点Bの寄生容量との
積分時間による速度で低下するので、インバータ回路3
の出力反転動作およびその反転されたハイレベルにより
PMOSトランジスタP4が導通状態から非導通状態へ
変化するまでの時間t7〜t9間は、PMOSトランジ
スタP4が導通状態でNAND回路1の出力はロウレベ
ルになっているからそのNMOSトランジスタN1〜N
3は導通状態にある。したがって、この時間t7〜t9
間は過渡的に、端子Vcc→PMOSトラジスタP7→
PMOSトラジスタP4→トランスファゲートN4→N
MOSトランジスタN1〜N3→接地電位の経路で貫通
電流I2が流れることになる。
した図1においても同様であり、点線I1の経路で流れ
る。したって、この貫通電流が軽減するように遮断する
ためには、制御信号CNTが少なくとも時間t7〜t9
の間ハイレベルになるようにシステム内であらかじめ生
成し、時間t7のタイミングで供給する。
き込みモードで端子Vppを12Vにしたとき、PMO
SトランジスタP7のゲート電極に制御信号CNTのハ
イレベルとして少なくとも駆動電圧(VPP−PMOS
トランジスタP7のしきい値電圧VTP7 )で10V程度
を時間t7〜t9の間供給する。
D回路1のNMOSトランジスタを介して流れる貫通電
流を軽減し、消費電流を少なくすることが出来る。
すると、第2の実施例との相違点は、第2の実施例が貫
通電流遮断用のPMOSトランジスタP7を端子Vpp
とPMOSトランジスタP4との間に挿入したのに対
し、PMOSトランジスタP4と節点Bとの間に貫通電
流遮断用のPMOSトランジスタP7を挿入し、インバ
ータ回路2の電源端子をVpp端子に接続したことであ
る。それ以外の構成は第2の実施例と同様であるから構
成の説明は省略する。
実施例同様に所定の時間ハイレベルになる制御信号CN
Tを与えることによって貫通電流を遮断する機能を有す
る。
圧として(VPP−PMOSトランジスタP4のしきい
値電圧VTP4 −PMOSトランジスタP7のしきい値電
圧VTP7 )が必要である。
作およびその反転されたハイレベルによりPMOSトラ
ンジスタP4が導通状態から非導通状態へ変化するまで
の時間t7〜t9間は、端子Vcc→PMOSトラジス
タP4→PMOSトラジスタP7→トランスファゲート
N4→NMOSトランジスタN1〜N3→接地電位の経
路で貫通電流I3が流れることになるので、NAND回
路1のNMOSトランジスタを介して流れる貫通電流I
3を軽減し、消費電流を少なくすることが出来る。
ppにはVCCよりも高電圧のVPPを供給する例で説
明したが、例えばEPROMにおいては書き込み時にの
み高電圧が供給され、それ以外のときはVCCが供給さ
れるが、そのときも同様な動作で機能する。ただしレベ
ル変換ではなく単なる信号伝達動作になることは明らか
である。その場合の本実施例の回路動作の説明は、その
いずれの場合においても上述の説明でVPPをVCCに
読み変えれば同様に理解するこどが出来るので省略す
る。
置は、前段の論理回路出力を次段の論理回路に伝達する
トランスファゲートを有し、このトランスファゲート出
力端に接続される次段の論理回路入力端を第2の電源電
位にプルアップしてレベル変換するときに、前段の論理
回路の出力データに応答して次段の論理回路入力端を第
2の電源電位にプルアップするレベル変換手段を備える
ので、導通抵抗が大きく信号遅延が大きいトランスファ
ゲートの出力端の信号を制御信号に用いていた従来のレ
ベル変換手段に比べて、そのトランジスタサイズを大き
くして導通抵抗を軽減することなく信号遅延を回避出来
るので、回路面積を増大させる必要がない。また、プル
アップ用のトランジスタとプルアップ電源電位との間ま
たはプルアップ用のトランジスタと次段の論理回路入力
端との間に貫通電流遮断用のトランジスタを挿入するの
で、プルアップ用トランシスタからトラランスファゲー
トを介して前段の論理回路の接地電位に過渡的に流れる
貫通電流を遮断することが出来、消費電流を軽減する効
果も有する。
の第1の実施例の回路図である。
力端(節点A)および出力端(節点B)における伝達電
位の遷移状態を波形で示した図である。
る。
る。
の一例としてデコーダ回路の主要部を示す回路図であ
る。
の他の一例としてデコーダ回路の主要部を示す回路図で
ある。
(節点A)および出力端(節点B)における伝達電位の
遷移状態を波形で示した図である。
入力端との節点 B トランスファゲートの出力端と後段の論理回路の
入力端との節点 IN1〜IN3 前段の論理回路の入力端 I1〜I5 貫通電流 N1〜N6 NMOSトランジスタ OUT 後段の論理回路の出力端 P1〜P7 PMOSトランジスタ
Claims (2)
- 【請求項1】第1の電源ラインに接続された第1の論理
回路と、前記第1の電源ラインとは異なる電位レベルを
供給する第2の電源ラインに接続された第2の論理回路
と、前記第1の論理回路の出力と前記第2の論理回路の
入力との間に接続されたゲート回路と、前記第2の論理
回路の入力と前記第2の電源ラインとの間に接続され、
その制御端子が節点に接続されたゲート回路と、前記第
1の論理回路の出力を入力に受け、前記入力に応答した
出力を前記節点に出力するインバータ回路とを備えるこ
とを特徴とする半導体装置。 - 【請求項2】第1の電源ラインに接続され、所定のアド
レスが入力されたときに第1の節点に選択レベルを出力
するデコーダと、前記第1の節点と第2の節点との間に
接続されたトランスファゲートと、前記第1の電源ライ
ンの電位とは異なる電位を供給する第2の電源ラインに
接続され、前記第2の節点と出力端子との間に入出力が
接続された論理回路と、前記第2の節点と前記第2の電
源ラインとの間に接続され制御端子が第3の節点に接続
されたゲート回路と、前記第1の電源ラインに接続され
ると共に、入出力が前記第1の節点と前記第3の節点と
の間に接続されたインバータとを備えることを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9292098A JP3168977B2 (ja) | 1995-06-22 | 1998-04-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9292098A JP3168977B2 (ja) | 1995-06-22 | 1998-04-06 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15582295A Division JP3159359B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10308098A JPH10308098A (ja) | 1998-11-17 |
JP3168977B2 true JP3168977B2 (ja) | 2001-05-21 |
Family
ID=14067931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9292098A Expired - Fee Related JP3168977B2 (ja) | 1995-06-22 | 1998-04-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3168977B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4996375B2 (ja) | 2007-07-09 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1998
- 1998-04-06 JP JP9292098A patent/JP3168977B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10308098A (ja) | 1998-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970008786B1 (ko) | 반도체 집적회로 | |
KR100474603B1 (ko) | 슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는반도체 장치 | |
KR100301546B1 (ko) | 펄스발생회로 | |
TWI696999B (zh) | 位準移位器與半導體裝置 | |
EP0639000B1 (en) | Flip-flop type amplifier circuit | |
JPH0684373A (ja) | 半導体メモリ装置のデータ出力回路 | |
JPH09185889A (ja) | 半導体メモリのセンスアンプ出力制御回路 | |
KR100259070B1 (ko) | 데이터 출력 버퍼 회로 | |
KR980011453A (ko) | 출력버퍼회로 | |
KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
JP3159359B2 (ja) | 半導体装置 | |
US5229966A (en) | Current control circuit for dynamic memory | |
KR100301602B1 (ko) | 출력파형의링잉을억제하는것이가능한반도체장치 | |
US6201743B1 (en) | Semiconductor device having delay circuit for receiving read instruction signal | |
JP3763081B2 (ja) | 入力バッファ | |
JP3168977B2 (ja) | 半導体装置 | |
KR100497688B1 (ko) | 저전압플래시eeprom메모리용행구동회로 | |
US6353560B1 (en) | Semiconductor memory device | |
JP3109986B2 (ja) | 信号遷移検出回路 | |
JP2550684B2 (ja) | 半導体装置 | |
JP2534697B2 (ja) | 半導体記憶装置 | |
US4435791A (en) | CMOS Address buffer for a semiconductor memory | |
KR100239714B1 (ko) | 데이타 출력버퍼 | |
US6559678B1 (en) | Node predisposition circuit | |
KR0132369B1 (ko) | 반도체집적 장치의 데이타 입력버퍼 및 그 입력 버퍼링 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010213 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080316 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140316 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |