JP3168977B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係わ
り、特にそれぞれ異なる電源電位が供給された論理回路
間を接続するためのレベル変換手段を有する半導体装置
に関する。

【０００２】

【従来の技術】この種のレベル変換手段を用いる半導体
装置として、例えば電気的に書き込みおよび読み出しが
可能な不揮発性半導体記憶装置がある。この不揮発性半
導体記憶装置では、データの書き込みおよび消去のため
に、通常の電源電圧ＶＣＣとして５Ｖが用いられ、その
他に５Ｖよりも高い電源電圧ＶＰＰとして例えば１２Ｖ
が用いられている。

【０００３】その場合、同一半導体基板上にＶＣＣが供
給されて動作する論理回路群と、ＶＰＰが供給されて動
作する論理回路群とが存在し、これらの電源電圧が異な
る回路間の信号接続においては、トランスファ用トラン
ジスタ（以下、トランスファゲートと称す）を介して接
続することによって、ＶＣＣで動作する回路にＶＰＰが
供給されることがないように電気的に分離する方法が用
いられている。

【０００４】さらに、ＶＰＰで動作する回路へ供給され
る入力信号の論理レベルのロウレベルから論理レベルの
ハイレベルとなるＶＣＣレベルまたはＶＰＰレベルに速
く持ち上げるために、レベル変換手段を設けるのが一般
的である。

【０００５】このレベル変換手段が不揮発性半導体記憶
装置のデコーダ回路に適用された一例の主要部を図５に
示す。

【０００６】図５を参照すると、入力端子ＩＮ１〜ＩＮ
３を有しＰチャネル型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと称す）Ｐ１〜Ｐ３およびＮチャネル
型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
称す）Ｎ１〜Ｎ３からなるＮＡＮＤ回路１には動作電源
としてＶＣＣが供給され、出力端子ＯＵＴを有するイン
バータ回路２には動作電源としてＶＰＰが供給されると
ともに、これらＮＡＮＤ回路１の出力端とインバータ回
路２の入力端との間にトランスファゲートＮ４が直列接
続され、そのゲート電極にはＶＣＣが供給されている。

【０００７】このトランスファゲートＮ４の出力端およ
び電源端子Ｖｐｐ間にＰＭＯＳトランジスタ４が接続さ
れ、そのゲート電極にはＰＭＯＳトランジスタ５および
ＮＭＯＳトランジスタＮ５からなり動作電源としてＶＰ
Ｐが供給されるインバータ回路２の出力端が接続され、
かつその入力端はトランスファゲートＮ４の出力端に接
続されたレベル変換回路を含んで構成されている。

【０００８】この回路の動作を、まず、前段論理回路の
ＮＡＮＤ回路１がハイレベルを出力する場合から説明す
る。ＮＡＮＤ回路１の入力端ＩＮ１〜ＩＮ３に供給され
る信号の少なくとも１つがロウレベルになると、ＮＡＮ
Ｄ回路１はハイレベルのデータをトランスファゲートＮ
４へ出力する。トランスファゲートＮ４はゲート電極に
ＶＣＣが供給されているので動作時は常時導通状態にあ
り、節点Ａに伝達されたハイレベルのデータを節点Ｂに
伝達する。この節点Ｂにおけるハイレベルはトランスフ
ァゲートＮ４のしきい値電圧分だけ低下したハイレベル
（ＶＣＣ−ＶTN4）である。

【０００９】この節点Ｂのハイレベルはインバータ回路
３で反転されてロウレベルとなり、ＰＭＯＳトランジス
タＰ４を導通させるので、節点Ｂのハイレベル（ＶＣＣ
−ＶTN4 ）は端子ＶｐｐのＶＰＰレベルまで持ち上げら
れる。したがって、インバータ回路２の出力端子ＯＵＴ
の電位はロウレベルを出力する。

【００１０】次に、ＮＡＮＤ回路１がロウレベルを出力
する場合を説明する。ＮＡＮＤ回路１の入力端ＩＮ１〜
ＩＮ３に供給される信号が全てハイレベルになると、Ｎ
ＡＮＤ回路１はロウレベルを節点Ａを介してトランスフ
アゲートＮ４へ出力する。

【００１１】このときもトランスフアゲートＮ４は導通
状態にあるから、節点Ａのロウレベルを節点Ｂへ伝達す
る。このロウレベルがインバータ回路３で反転されてハ
イレベルになり、ＰＭＯＳトランジスタＰ４を非導通状
態にするので、節点Ｂの電位はロウレベルのままであ
り、したがってインバータ回路２はハイレベルを出力端
子ＯＵＴへ出力する。

【００１２】すなわち、ＶＣＣ系の前段回路であるＮＡ
ＮＤ回路１の出力は、レベル変換回路によってレベル変
換されてＶＰＰ系の後段回路のイバータ３に伝達される
ことになる。

【００１３】この種のレベル変換手段の他の一例が、Ｉ
ＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ，ＶＯＬ，ＳＣ．１８，ＮＯ．５，
ＯＣＴＯＢＥＲ １９９３，第５５６頁に記載されてい
る。同誌所載のデコーダ回路の主要部の回路図を示した
図６を参照すると、ゲート電極がＲｏｗ Ｃｌｏｃｋ端
子に接続されたＰＭＯＳトランジスタＰ１およびゲート
電極にＰｒｅｄｅｃｏｄｅｒ１〜３端子が接続されたＮ
１〜Ｎ３からなるＮＡＮＤ回路４には電源電圧としてＶ
ＣＣが供給されている。

【００１４】このＮＡＮＤ回路１の出力端は、節点Ａ、
トランスファゲータトＮ４および節点Ｂを介して、電源
電圧としてＶＰＰが供給されるインバータ回路２の入力
端に接続されている。

【００１５】節点Ｂおよび端子Ｖｃｃ間にはＰＭＯＳト
ランジスタＰ４が接続され、ＰＭＯＳトランジスタＰ４
のゲート電極はインバータ回路２の出力端が接続され、
トランスファゲートＮ４およびＰＭＯＳトランジスタＰ
４でレベル変換回路を構成している。

【００１６】この回路の動作を説明する。まずＮＡＮＤ
回路４の出力がハイレベルを出力する場合は、Ｐｒｅｄ
ｅｃｏｄｅｒ１〜３端子に供給される信号のうち少なく
とも１つがロウレベルになり、かつＲｏｗ Ｃｌｏｃｋ
端子に供給される信号ががロウレベルになると、ＮＡＮ
Ｄ回路４はＰＭＯＳトランジスタＰ１が導通して得られ
たＶＣＣのハイレベルを節点Ａを介してトランスファゲ
ートＮ４に伝達する。トランスファゲートＮ４はゲート
電極にＶＣＣが供給されて導通状態にあるから節点Ａの
ハイレベルを節点Ｂを介してインバータ回路２に伝達す
る。このとき節点Ｂのハイレベルは（ＶＣＣ−ＶTN4 ）
である。

【００１７】インバータ回路２はロウレベルを出力する
が、同時にこのロウレベルをＰＭＯＳトラジスタＰ４の
ゲート電極にも供給するので、ＰＭＯＳトラジスタＰ４
は導通し節点Ｂの電位（ＶＣＣ−ＶTN4 ）をＶＰＰレベ
ルに持ち上げる。

【００１８】一方、ＮＡＮＤ回路４の出力がロウレベル
を出力する場合は、Ｐｒｅｄｅｃｏｄｅｒ１〜３端子に
供給される信号が全てハイレベルになり、かつＲｏｗ
Ｃｌｏｃｋ端子に供給される信号がハイレベルになる
と、ＮＡＮＤ回路４はＰＭＯＳトランジスタＰ１が非導
通状態になり、ＮＭＯＳトランジスタＮ１〜Ｎ３が全て
導通して出力端は接地電位となりロウレベルを節点Ａを
介してトランスファゲートＮ４に伝達する。このロウレ
ベルはトランスファゲートＮ４および節点Ｂを介してイ
ンバータ回路２に伝達され、その出力はハイレベルにな
る。このハイレベルによってＰＭＯＳトランジスタＰ４
は非導通状態になり、節点Ｂはロウレベルのままであ
る。

【００１９】すなわち、この例の場合も、ＶＣＣ系の前
段回路のＮＡＮＤ回路４の出力は、レベル変換回路によ
ってレベル変換されてＶＰＰ系の後段回路のインバータ
回路２に伝達されることになる。

【００２０】

【発明が解決しようとする課題】上述した従来の半導体
装置において、図５で説明した例の場合は、節点ＢがＶ
ＣＣ電位のハイレベルからＶＰＰレベルのハイレベルへ
プルアップされるときに、節点Ａの電位を節点Ｂへ伝達
する伝達時間がトランスファゲートＮ４の導通抵抗が大
きいために長くなるという問題がある。例えば、この節
点Ａおよび節点Ｂにおける伝達時間の関係を波形図で示
した図７を参照すると、この図は縦軸に電源電圧を示
し、横軸に時間を示してある。節点Ｂにおける電位が時
間ｔ１から時間ｔ５間でロウレベルからハイレベルヘ遷
移するのに要する時間は、節点Ａの電位が時間ｔ１から
時間ｔ２の間でロウレベルからハイレベルヘ遷移するの
に要する時間よりも長いため（ｔ５＞ｔ１）、ＰＭＯＳ
トランジスタＰ４のゲート電極に供給されるインバータ
回路２の出力もハイレベルからロウレベルへ遷移する時
間が長くなり、ＰＭＯＳトランジスタＰ４が導通状態に
なるのも遅れることになる。

【００２１】したがって、ＰＭＯＳトランジスタＰ４が
節点Ｂの電位をＶＣＣ−ＶTN4 レベルからＶＰＰレベル
にプルアップする時間も遅れ、インバータ回路２の出力
端子ＯＵＴの電位がロウレベルになるのも遅れてしまう
という問題があった。

【００２２】また、節点Ｂの電位をプルダウンする場合
も、トランスファゲートＮ４の導通抵抗が大きいため、
時間ｔ６で節点ＡおよびＢがハイレベルからロウレベル
へ遷移し始め、時間ｔ７で節点Ａがロウレベルになるの
に対し、節点Ｂは時間ｔ１０でロウレベルになるので、
節点Ａの電位を節点Ｂへ伝達する伝達時間が長くなる
（ｔ１０＞ｔ７）。

【００２３】すなわち、節点Ａの電位がハイレベルから
ロウレベルへ遷移すると、節点Ｂもトランスファゲート
Ｎ４を介してハイレベルからロウレベルへ遷移するのに
要する時間が長くなり、インバータ回路２の出力がロウ
レベルからハイレベルへ遷移する時間も長くなる。

【００２４】したがって、ＰＭＯＳトランジスタＰ４が
導通状態から非導通状態になるのも遅れ、インバータ回
路２の出力端子ＯＵＴの電位がハイレベルになるのも遅
れる。 一方、図６を用いて説明した従来例において
は、節点Ｂの電位をプルアップする場合、節点Ａの電位
がロウレベルからハイレベル遷移する時間もトランスフ
ァゲートＮ４の導通抵抗が大きいので、節点Ｂでの遷移
時間も遅れ、インバータ回路の出力端子ＯＵＴもハイレ
ベルからロウレベルへ変化するのが遅れる。

【００２５】したがって、この遅れた出力端子ＯＵＴの
電位が供給されるＰＭＯＳトランジスタＰ４も非導通状
態から導通状態へ変化するのが遅れ、節点ＢがＶＣＣ−
ＶTN4 レベルからＶＰＰレベルへプルアップされる時間
も遅れる。

【００２６】節点Ｂの電位をハイレベルからロウレベル
へプルダウンする場合も、節点Ｂにおけるハイレベルか
らロウレベルへの遷移時間が長く、インバータ回路の出
力端子ＯＵＴもロウレベルからハイレベルへ変化するの
が遅れる。したがって、この遅れた出力端子ＯＵＴの電
位が供給されるＰＭＯＳトランジスタＰ４も導通状態か
ら非導通状態へ変化するのが遅れ、節点ＢがＶＰＰレベ
ルからロウレベルからへプルダウンされる時間も遅れ
る。

【００２７】上述した従来例におけるインバータ回路２
の出力端子ＯＵＴがロウレベルからハイレベルへ、ハイ
レベルからロウレベルへそれぞれ変化する時間の遅れの
原因となっていたトランスファゲートＮ４の導通抵抗を
小さくするためには、このトランスファゲートのトラン
ジスタサイズを大きくするのが一般的であるが、チップ
上の回路面積が増大する欠点がある。

【００２８】さらに、インバータ回路２がロウレベルか
らハイレベルへ変化するときに、節点Ａと節点Ｂとの遷
移時間のずれが原因となって、節点Ａがハイレベルから
ロウレベルへ変化しているにもかかわらず節点Ｂがまだ
ハイレベルからロウレベルへの過渡状態にある期間が生
じ、この期間は端子ＶｐｐからＰＭＯＳトランジスタＰ
４→節点Ｂ→トランスファゲートＮ４→節点Ａ→ＮＡＮ
Ｄ回路１のＮＭＯＳトランジスタＮ１〜Ｎ３→接地電位
へ貫通電流Ｉ４またはＩ５が流れ、消費電流が大きくな
る欠点もある。

【００２９】本発明の目的は、上述の欠点に鑑みなされ
たものであり、それぞれ異る電圧の電源電圧が供給され
る回路間をレベル変換する場合に、両回路間に挿入され
るトランスファゲートの両端における伝達時間の差異に
よる伝達時間の速度を改善した半導体装置を提供するこ
とにある。

【００３０】

【課題を解決するための手段】本発明の半導体装置は、
第１の電源ラインに接続された第１の論理回路と、前記
第１の電源ラインとは異なる電位レベルを供給する第２
の電源ラインに接続された第２の論理回路と、前記第１
の論理回路の出力と前記第２の論理回路の入力との間に
接続されたゲート回路と、前記第２の論理回路の入力と
前記第２の電源ラインとの間に接続され、その制御端子
が節点に接続されたゲート回路と、前記第１の論理回路
の出力を入力に受け、前記入力に応答した出力を前記節
点に出力するインバータ回路とを備えることを特徴とす
るこのような構成とすることによって、ゲート回路に起
因するインバータ回路の動作速度低下を防止することが
できるため、回路全体の応答速度を向上させることがで
きる。

【００３１】

【発明の実施の形態】まず、本発明の第１の実施例につ
いて図面を参照しながら説明する。図１は本発明の半導
体装置に適用するレベル変換手段の第１の実施例を示す
回路図である。図１を参照すると、入力端ＩＮ１〜ＩＮ
３を有しＰＭＯＳトランジスタＰ１〜Ｐ３およびＮＭＯ
ＳトランジスタＮ１〜Ｎ３からなる前段論理回路として
のＮＡＮＤ回路１には動作電源として端子ＶｐｐからＶ
ＣＣが供給され、出力端子ＯＵＴを有する後段論理回路
としてのインバータ回路２には動作電源として端子Ｖｐ
ｐからＶＰＰが供給されている。

【００３２】ＮＡＮＤ回路１の出力端とインバータ回路
２の入力端との間にトランスファゲートＮ４が直列接続
され、そのゲート電極にはＶＣＣが供給されている。

【００３３】このトランスファゲートＮ４の出力端およ
び電源端子Ｖｐｐ間にはＰＭＯＳトランジスタＰ４が接
続され、そのゲート電極にはインバータ回路３の出力端
が接続され、インバータ回路３の入力端はＮＡＮＤ回路
１の出力端に接続されている。 このインバータ回路３
はＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ
Ｎ５からなり動作電源としてＶＰＰが供給され、かつそ
の入力端はトランスファゲートＮ４の出力端に接続され
る。

【００３４】すなわちトランスファゲートＮ４とＰＭＯ
ＳトランジスタＰ４とインバータ回路３とからなるレベ
ル変換回路を含んで構成されている。

【００３５】次に動作を説明する。ＮＡＮＤ回路１がハ
イレベルを出力する場合は、ＮＡＮＤ回路１の入力端Ｉ
Ｎ１〜ＩＮ３のうちの少なくとも１つがロウレベルにな
るとＮＡＮＤ回路１はハイレベルを節点Ａを介してトラ
ンスファゲートＮ４へ出力する。

【００３６】トランスファゲートＮ４はゲート電極にＶ
ＣＣが供給されているから動作中は常時導通状態にあ
り、入力されたハイレベルを節点Ｂへ伝達する。このと
き、節点Ｂの電位はトランスファゲートＮ４は導通抵抗
が大きいので節点Ｂの電位がロウレベルからハイレベル
への遷移速度は遅くなり、トランスファゲートＮ４のし
きい値電圧ＶTN4 分だけ低い電位（ＶＣＣ−ＶTN4 ）の
ハイレベルに向って上昇を始める。

【００３７】一方、節点Ａのハイレベルはインバータ回
路３において反転されてロウレベルとなり、ＰＭＯＳト
ランジスタＰ４のゲート電極に供給されてＰＭＯＳトラ
ンジスタＰ４は導通状態になり、先に電位（ＶＣＣ−Ｖ
TN4 ）のハイレベルに上昇を始めた節点Ｂの電位を端子
Ｖｐｐの電圧ＶＰＰまで急速にプルアップする。

【００３８】このプルアップされたＶＰＰレベルのハイ
レベルが後段のインバータ回路２で反転されてロウレベ
ルとなり出力端子ＯＵＴへ出力される。

【００３９】すなわち、節点Ａおよび節点Ｂにおける伝
達電位の遷移状態を波形で示した図２を参照すると、節
点ＡおよびＢは時間ｔ１でロウレベルからハイレベルへ
それぞれ上昇し始め、時間ｔ２で節点ＡがＶＣＣレベル
に達する。節点Ｂは時間ｔ３までは従来と同様にトラン
スファゲートＮ４の導通抵抗と節点Ｂの寄生容量との積
分時間で決る速度で上昇する。

【００４０】時間ｔ３〜ｔ４間で、インバータ回路３の
出力反転動作およびその反転されたロウレベルによりＰ
ＭＯＳトランジスタＰ４が導通状態へ変化するので節点
Ｂの電位は急速に上昇し、時間ｔ４でＶＰＰレベルにプ
ルアップされる。

【００４１】よって、一点鎖線で示した節点Ｂにおける
従来の遷移時間波形のＶＰＰレベル到達時間ｔ５に対
し、時間（ｔ５−ｔ４）だけ伝達速度が速くなる。

【００４２】ＮＡＮＤ回路１がロウレベルを出力する場
合は、ＮＡＮＤ回路１の入力端ＩＮ１〜ＩＮ３の全てが
ハイレベルになるとＮＡＮＤ回路１はハイレベルからロ
ウレベルへ遷移し、このロウレベルを節点Ａを介してト
ランスファゲートＮ４へ出力する。トランスファゲート
Ｎ４は、ゲート電極にＶＣＣが供給されているから導通
状態であり、入力されたロウレベルを節点Ｂへ伝達す
る。

【００４３】このとき、トランスファゲートＮ４の導通
抵抗が大きいので節点Ｂの電位がハイレベルからロウレ
ベルへ遷移する速度は遅くなり、ＶＰＰレベルのハイレ
ベルからロウレベルへ向って低下し始める。

【００４４】一方、節点Ａのロウレベルはインバータ回
路３において反転されてハイレベルとなり、ＰＭＯＳト
ランジスタＰ４のゲート電極に供給される。ＰＭＯＳト
ランジスタＰ４は非導通状態になるので、先にロウレベ
ルに低下を始めた節点Ｂの電位を接地電位まで急速にプ
ルダウンする。

【００４５】このプルダウンされたＶＰＰレベルのロウ
レベルが後段のインバータ回路２で反転されてハイレベ
ルとなり出力端子ＯＵＴへ出力される。

【００４６】節点Ａおよび節点Ｂにおける伝達電位の遷
移状態を波形で示した図２を再び参照すると、節点Ａお
よびＢは時間ｔ６でハイレベルからロウレベルへそれぞ
れ低下し始め、時間ｔ８で節点Ａが接地電位に達する。

【００４７】節点Ｂは時間ｔ７までは従来と同様にトラ
ンスファゲートＮ４の導通抵抗と節点Ｂの寄生容量との
積分時間による速度で低下する。

【００４８】時間ｔ７〜ｔ９間で、インバータ回路３の
出力反転動作およびその反転されたハイレベルによりＰ
ＭＯＳトランジスタＰ４が非導通状態へ変化するので、
節点Ｂの電位はトランスファゲートＮ４を介してＮＡＮ
Ｄ回路１の接地電位へ急速に低下していき、時間ｔ１０
で接地電位にプルダウンされる。

【００４９】よって、一点鎖線で示した従来の遷移時間
波形の接地電位への到達時間ｔ１１に対し、時間（ｔ１
１−ｔ１０）だけ伝達速度が速くなる。

【００５０】次に第２の実施例を説明する。第２の実施
例の回路図を示した図３を参照すると、第１の実施例と
の相違点は、端子ＶｐｐとＰＭＯＳトランジスタＰ４と
の間にさらにＰＭＯＳトランジスタＰ７を挿入し、その
ゲート電極にこのトランジスタを導通非導通にする制御
信号ＣＮＴを供給したことである。それ以外の構成は第
１の実施例と同様であるから構成の説明は省略する。

【００５１】このＰＭＯＳトランジスタＰ７は、所定の
時間ハイレベルになる制御信号ＣＮＴを与えることによ
って貫通電流Ｉ２を遮断する機能を有する。

【００５２】すなわち、図２を再び参照すると、ＮＡＮ
Ｄ回路１がハイレベルからロウレベルへ遷移するとき
に、節点ＡおよびＢは時間ｔ６でハイレベルからロウレ
ベルへそれぞれ低下し始め、時間ｔ８で節点Ａが接地電
位に達する。節点Ｂは時間ｔ７までは従来と同様にトラ
ンスファゲートＮ４の導通抵抗と節点Ｂの寄生容量との
積分時間による速度で低下するので、インバータ回路３
の出力反転動作およびその反転されたハイレベルにより
ＰＭＯＳトランジスタＰ４が導通状態から非導通状態へ
変化するまでの時間ｔ７〜ｔ９間は、ＰＭＯＳトランジ
スタＰ４が導通状態でＮＡＮＤ回路１の出力はロウレベ
ルになっているからそのＮＭＯＳトランジスタＮ１〜Ｎ
３は導通状態にある。したがって、この時間ｔ７〜ｔ９
間は過渡的に、端子Ｖｃｃ→ＰＭＯＳトラジスタＰ７→
ＰＭＯＳトラジスタＰ４→トランスファゲートＮ４→Ｎ
ＭＯＳトランジスタＮ１〜Ｎ３→接地電位の経路で貫通
電流Ｉ２が流れることになる。

【００５３】この過渡的な貫通電流は第１の実施例を示
した図１においても同様であり、点線Ｉ１の経路で流れ
る。したって、この貫通電流が軽減するように遮断する
ためには、制御信号ＣＮＴが少なくとも時間ｔ７〜ｔ９
の間ハイレベルになるようにシステム内であらかじめ生
成し、時間ｔ７のタイミングで供給する。

【００５４】例えば、ＥＰＲＯＭに適用する場合は、書
き込みモードで端子Ｖｐｐを１２Ｖにしたとき、ＰＭＯ
ＳトランジスタＰ７のゲート電極に制御信号ＣＮＴのハ
イレベルとして少なくとも駆動電圧（ＶＰＰ−ＰＭＯＳ
トランジスタＰ７のしきい値電圧ＶTP7 ）で１０Ｖ程度
を時間ｔ７〜ｔ９の間供給する。

【００５５】上述した構成を用いることにより、ＮＡＮ
Ｄ回路１のＮＭＯＳトランジスタを介して流れる貫通電
流を軽減し、消費電流を少なくすることが出来る。

【００５６】第３の実施例の回路図を示した図４を参照
すると、第２の実施例との相違点は、第２の実施例が貫
通電流遮断用のＰＭＯＳトランジスタＰ７を端子Ｖｐｐ
とＰＭＯＳトランジスタＰ４との間に挿入したのに対
し、ＰＭＯＳトランジスタＰ４と節点Ｂとの間に貫通電
流遮断用のＰＭＯＳトランジスタＰ７を挿入し、インバ
ータ回路２の電源端子をＶｐｐ端子に接続したことであ
る。それ以外の構成は第２の実施例と同様であるから構
成の説明は省略する。

【００５７】このＰＭＯＳトランジスタＰ７は、第２の
実施例同様に所定の時間ハイレベルになる制御信号ＣＮ
Ｔを与えることによって貫通電流を遮断する機能を有す
る。

【００５８】このときのハイレベルは少なくとも駆動電
圧として（ＶＰＰ−ＰＭＯＳトランジスタＰ４のしきい
値電圧ＶTP4 −ＰＭＯＳトランジスタＰ７のしきい値電
圧ＶTP7 ）が必要である。

【００５９】すなわち、インバータ回路３の出力反転動
作およびその反転されたハイレベルによりＰＭＯＳトラ
ンジスタＰ４が導通状態から非導通状態へ変化するまで
の時間ｔ７〜ｔ９間は、端子Ｖｃｃ→ＰＭＯＳトラジス
タＰ４→ＰＭＯＳトラジスタＰ７→トランスファゲート
Ｎ４→ＮＭＯＳトランジスタＮ１〜Ｎ３→接地電位の経
路で貫通電流Ｉ３が流れることになるので、ＮＡＮＤ回
路１のＮＭＯＳトランジスタを介して流れる貫通電流Ｉ
３を軽減し、消費電流を少なくすることが出来る。

【００６０】なお、上述の各実施例の説明では、端子Ｖ
ｐｐにはＶＣＣよりも高電圧のＶＰＰを供給する例で説
明したが、例えばＥＰＲＯＭにおいては書き込み時にの
み高電圧が供給され、それ以外のときはＶＣＣが供給さ
れるが、そのときも同様な動作で機能する。ただしレベ
ル変換ではなく単なる信号伝達動作になることは明らか
である。その場合の本実施例の回路動作の説明は、その
いずれの場合においても上述の説明でＶＰＰをＶＣＣに
読み変えれば同様に理解するこどが出来るので省略す
る。

【００６１】

【発明の効果】以上説明したように、本発明の半導体装
置は、前段の論理回路出力を次段の論理回路に伝達する
トランスファゲートを有し、このトランスファゲート出
力端に接続される次段の論理回路入力端を第２の電源電
位にプルアップしてレベル変換するときに、前段の論理
回路の出力データに応答して次段の論理回路入力端を第
２の電源電位にプルアップするレベル変換手段を備える
ので、導通抵抗が大きく信号遅延が大きいトランスファ
ゲートの出力端の信号を制御信号に用いていた従来のレ
ベル変換手段に比べて、そのトランジスタサイズを大き
くして導通抵抗を軽減することなく信号遅延を回避出来
るので、回路面積を増大させる必要がない。また、プル
アップ用のトランジスタとプルアップ電源電位との間ま
たはプルアップ用のトランジスタと次段の論理回路入力
端との間に貫通電流遮断用のトランジスタを挿入するの
で、プルアップ用トランシスタからトラランスファゲー
トを介して前段の論理回路の接地電位に過渡的に流れる
貫通電流を遮断することが出来、消費電流を軽減する効
果も有する。

【図面の簡単な説明】

【図１】本発明の半導体装置に適用するレベル変換手段
の第１の実施例の回路図である。

【図２】第１の実施例におけるトランスファゲートの入
力端（節点Ａ）および出力端（節点Ｂ）における伝達電
位の遷移状態を波形で示した図である。

【図３】レベル変換手段の第２の実施例の回路図であ
る。

【図４】レベル変換手段の第３の実施例の回路図であ
る。

【図５】従来の半導体装置に適用されたレベル変換手段
の一例としてデコーダ回路の主要部を示す回路図であ
る。

【図６】従来の半導体装置に適用されたレベル変換手段
の他の一例としてデコーダ回路の主要部を示す回路図で
ある。

【図７】従来例におけるトランスファゲートの入力端
（節点Ａ）および出力端（節点Ｂ）における伝達電位の
遷移状態を波形で示した図である。

【符号の説明】

１ 前段の論理回路 ２ 後段の論理回路 ３ インバータ回路 Ａ 前段の論理回路の出力端とトランスファゲートの
入力端との節点 Ｂ トランスファゲートの出力端と後段の論理回路の
入力端との節点 ＩＮ１〜ＩＮ３ 前段の論理回路の入力端 Ｉ１〜Ｉ５ 貫通電流 Ｎ１〜Ｎ６ ＮＭＯＳトランジスタ ＯＵＴ 後段の論理回路の出力端 Ｐ１〜Ｐ７ ＰＭＯＳトランジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１の電源ラインに接続された第１の論理
   回路と、前記第１の電源ラインとは異なる電位レベルを
   供給する第２の電源ラインに接続された第２の論理回路
   と、前記第１の論理回路の出力と前記第２の論理回路の
   入力との間に接続されたゲート回路と、前記第２の論理
   回路の入力と前記第２の電源ラインとの間に接続され、
   その制御端子が節点に接続されたゲート回路と、前記第
   １の論理回路の出力を入力に受け、前記入力に応答した
   出力を前記節点に出力するインバータ回路とを備えるこ
   とを特徴とする半導体装置。
2. 【請求項２】第１の電源ラインに接続され、所定のアド
   レスが入力されたときに第１の節点に選択レベルを出力
   するデコーダと、前記第１の節点と第２の節点との間に
   接続されたトランスファゲートと、前記第１の電源ライ
   ンの電位とは異なる電位を供給する第２の電源ラインに
   接続され、前記第２の節点と出力端子との間に入出力が
   接続された論理回路と、前記第２の節点と前記第２の電
   源ラインとの間に接続され制御端子が第３の節点に接続
   されたゲート回路と、前記第１の電源ラインに接続され
   ると共に、入出力が前記第１の節点と前記第３の節点と
   の間に接続されたインバータとを備えることを特徴とす
   る半導体装置。