JP2534697B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2534697B2 JP2534697B2 JP62052323A JP5232387A JP2534697B2 JP 2534697 B2 JP2534697 B2 JP 2534697B2 JP 62052323 A JP62052323 A JP 62052323A JP 5232387 A JP5232387 A JP 5232387A JP 2534697 B2 JP2534697 B2 JP 2534697B2
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- Japan
- Prior art keywords
- fuse
- circuit
- memory cell
- blown
- memory device
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置のリダンダンシー回路、特に
不良のメモリセルのアドレス番地を記憶するためのフュ
ーズの切断の有無の情報を知るための回路（以下ロール
コール回路と呼ぶ）に関する。
不良のメモリセルのアドレス番地を記憶するためのフュ
ーズの切断の有無の情報を知るための回路（以下ロール
コール回路と呼ぶ）に関する。
まず、従来の半導体記憶装置のリダンダンシー回路に
ついて図面を用いて説明する。第４図が従来のフューズ
を含むプログラマブル回路とそのフューズの切断の有無
の情報を知るためのロールコール回路である。
ついて図面を用いて説明する。第４図が従来のフューズ
を含むプログラマブル回路とそのフューズの切断の有無
の情報を知るためのロールコール回路である。
第４図において、Ｆはフューズ、Q1,Q3はＮチャンネ
ル型MOSFET、Q2はＰチャンネル型MOSFETで、これにより
フューズを含むプログラマブル回路41が構成される。N1
はＦとQ1との接続点、N2はQ2とQ3との接続点である。次
にQ4,Q5はＰチャンネル型MOSFET、Q5はＮチャンネル型M
OSFETで、これによりロールコール回路42が構成され
る。また、▲▼はチップセレクト信号である。
ル型MOSFET、Q2はＰチャンネル型MOSFETで、これにより
フューズを含むプログラマブル回路41が構成される。N1
はＦとQ1との接続点、N2はQ2とQ3との接続点である。次
にQ4,Q5はＰチャンネル型MOSFET、Q5はＮチャンネル型M
OSFETで、これによりロールコール回路42が構成され
る。また、▲▼はチップセレクト信号である。
第４図の回路動作について説明する。まず、フューズ
Ｆが切断されない場合は、N1は「１」レベルにあるか
ら、Q3はオン、Q1,Q2はオフで、N2は「０」レベルとな
る。次に、▲▼′が「０」レベルにあるとする
と、Q4,Q5はオンであるが、N2は「０」レベルにあるた
めQ5はオフで、ロールコール回路42には貫通電流ｉは流
れない。従って、逆に貫通電流ｉが流れていないという
情報によりフューズＦが切断されていないと判断するこ
とができる。
Ｆが切断されない場合は、N1は「１」レベルにあるか
ら、Q3はオン、Q1,Q2はオフで、N2は「０」レベルとな
る。次に、▲▼′が「０」レベルにあるとする
と、Q4,Q5はオンであるが、N2は「０」レベルにあるた
めQ5はオフで、ロールコール回路42には貫通電流ｉは流
れない。従って、逆に貫通電流ｉが流れていないという
情報によりフューズＦが切断されていないと判断するこ
とができる。
次に、フューズＦが切断されている場合は、N1は
「０」レベルにあり,Q1、Q2はオン、Q3はオフとなり、N
2は「１」レベルとなる。また、▲▼が「０」レ
ベルにあるとすると、Q4,Q5,Q6は共にオンで、ロールコ
ール回路42に貫通電流ｉが流れる。従って、逆に貫通電
流ｉが流れている情報により、フューズＦが切断されて
いると判断することができる。
「０」レベルにあり,Q1、Q2はオン、Q3はオフとなり、N
2は「１」レベルとなる。また、▲▼が「０」レ
ベルにあるとすると、Q4,Q5,Q6は共にオンで、ロールコ
ール回路42に貫通電流ｉが流れる。従って、逆に貫通電
流ｉが流れている情報により、フューズＦが切断されて
いると判断することができる。
即ち、半導体記憶装置の貫通電流ｉを測定することに
より、フューズの切断の有無を知ることが可能である。
より、フューズの切断の有無を知ることが可能である。
以上説明したように、従来の半導体記憶装置において
は、フューズの切断の有無を知るためには貫通電流が流
れてしまうので、半導体記録装置の動作電流を増加させ
てしまうという欠点がある。また、フューズの本数が増
れば増る程貫通電流が増えるという欠点があり、さらに
半導体記録装置のMOSトランジスタの性能の製造バラツ
キが大きい場合、貫通電流の値にバラツキが生じてしま
い、フューズの切断の有無の判断が難しくなるという欠
点がある。
は、フューズの切断の有無を知るためには貫通電流が流
れてしまうので、半導体記録装置の動作電流を増加させ
てしまうという欠点がある。また、フューズの本数が増
れば増る程貫通電流が増えるという欠点があり、さらに
半導体記録装置のMOSトランジスタの性能の製造バラツ
キが大きい場合、貫通電流の値にバラツキが生じてしま
い、フューズの切断の有無の判断が難しくなるという欠
点がある。
本発明の半導体記録装置は、電源投入を検知してパル
ス信号を発生する電源イニシャライズ回路を有し、前記
パルス信号に同期して、フューズの切断の情報をデータ
アウト端子またはI/O端子に読み出すことが可能なこと
を特徴としている。
ス信号を発生する電源イニシャライズ回路を有し、前記
パルス信号に同期して、フューズの切断の情報をデータ
アウト端子またはI/O端子に読み出すことが可能なこと
を特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図は
実施例第１図の動作波形図である。
実施例第１図の動作波形図である。
第１図において、11はフューズを含むプログラマブル
回路で、その構成は従来例第４図と同じであるため、そ
の説明は省略する。次に12,14はトランスファーゲート
で、Ｐチャンネル型MOSFETQ4,Q7、Ｎチャンネル型MOSFE
TQ5,Q8及びインバータI1,I3により構成される。13は出
力バッファ回路で、Ｐチャンネル型MOSFETQ5、Ｎチャン
ネル型MOEFETQ6、インバータI2、及びNANDとNORにより
構成される。16はメモリセリアレイである。最後に15は
電源イニシャライズ回路であり、Ｐチャンネル型MOSFET
Q9,Q10、Ｎチャンネル型MOSFETQ11〜Q13、及びインバー
タI4,I5により構成される。また、N1〜N3は節点、DB,D
B′はデータバス線、DOEは出力制御信号、Doutはデータ
アウト端子、▲▼はチップセレクト信号、φは15
の出力のクロック信号である。
回路で、その構成は従来例第４図と同じであるため、そ
の説明は省略する。次に12,14はトランスファーゲート
で、Ｐチャンネル型MOSFETQ4,Q7、Ｎチャンネル型MOSFE
TQ5,Q8及びインバータI1,I3により構成される。13は出
力バッファ回路で、Ｐチャンネル型MOSFETQ5、Ｎチャン
ネル型MOEFETQ6、インバータI2、及びNANDとNORにより
構成される。16はメモリセリアレイである。最後に15は
電源イニシャライズ回路であり、Ｐチャンネル型MOSFET
Q9,Q10、Ｎチャンネル型MOSFETQ11〜Q13、及びインバー
タI4,I5により構成される。また、N1〜N3は節点、DB,D
B′はデータバス線、DOEは出力制御信号、Doutはデータ
アウト端子、▲▼はチップセレクト信号、φは15
の出力のクロック信号である。
まず、電源イニシャライズ回路15の動作説明を第２図
を用いて行う。ここで、説明を簡単にするため、▲
▼は「０」レベル、DOEは「１」レベル、Ｐチャンネ
ルMOSFETのスレッショールド電圧の絶対値（以下単に|V
TP|と呼ぶ）よりもＮチャンネルMOSFETのスレッショー
ルド電圧（以下単にVTNと呼ぶ）の方が大きい、即ち|V
TP|＜VTNの関係があると仮定する。
を用いて行う。ここで、説明を簡単にするため、▲
▼は「０」レベル、DOEは「１」レベル、Ｐチャンネ
ルMOSFETのスレッショールド電圧の絶対値（以下単に|V
TP|と呼ぶ）よりもＮチャンネルMOSFETのスレッショー
ルド電圧（以下単にVTNと呼ぶ）の方が大きい、即ち|V
TP|＜VTNの関係があると仮定する。
電源Vccが0Vより緩やかに上昇し、Vccが|VTP|と等し
くなる時刻t0になると、Q9とQ10が共にオンするため、
節点N3はVccと等しい電位まで上昇する。次にVccが２・
VTN＋Δυに等しくなる時刻t1になると、Q9,Q10に加え
て、Q11,Q12もオンする。ここで、ΔυはQ11の基板バイ
アス効果によるＮチャンネルMOSFETのスレッショールド
電圧の増加分である。また、直列接続されていをQ9とQ
10と比べて、直列接続されているQ11とQ12の方が極めて
大きな電流能力を持つ関係にあるならば、時刻t1におい
て第２図に示す如くN3の電位は下がる。以上説明したよ
うに、電源Vccが0Vより緩やかに上昇する過程におい
て、節点N3は第２図に示す様なパルス信号になる。従っ
て、N3からI4,I5のインバータ２段を介してクロック信
号φは、N3と同様なパルス信号になるのは明らかであ
る。
くなる時刻t0になると、Q9とQ10が共にオンするため、
節点N3はVccと等しい電位まで上昇する。次にVccが２・
VTN＋Δυに等しくなる時刻t1になると、Q9,Q10に加え
て、Q11,Q12もオンする。ここで、ΔυはQ11の基板バイ
アス効果によるＮチャンネルMOSFETのスレッショールド
電圧の増加分である。また、直列接続されていをQ9とQ
10と比べて、直列接続されているQ11とQ12の方が極めて
大きな電流能力を持つ関係にあるならば、時刻t1におい
て第２図に示す如くN3の電位は下がる。以上説明したよ
うに、電源Vccが0Vより緩やかに上昇する過程におい
て、節点N3は第２図に示す様なパルス信号になる。従っ
て、N3からI4,I5のインバータ２段を介してクロック信
号φは、N3と同様なパルス信号になるのは明らかであ
る。
次に、電源投入を検知して発生するクロック信号φの
制御により、フューズを含むプログマブル回路11の情報
がデータアウト端子Doutに読み出される迄の回路動作に
ついて説明する。クロック信号φが「０」レベルから
「１」レベルに変化すると、トランスファーゲート12は
導通、トランスファーゲート14は非導通となる。従って
11の出力が出力バッファ回路13の入力（DB′）に伝えら
れ、フューズの切断の情報がDoutに伝えられる。逆にク
ロック信号φが「１」レベルから「０」レベルに変化す
ると、トランスファーゲート12は非導通、トランスファ
ーゲート14は導通となり、メモリセルアレイ16のデータ
バス線DBが出力バッファ回路13の入力（DB′）に伝えら
れ、メモリセルの情報がDoutに伝えられ、通常のRead動
作が可能となる。
制御により、フューズを含むプログマブル回路11の情報
がデータアウト端子Doutに読み出される迄の回路動作に
ついて説明する。クロック信号φが「０」レベルから
「１」レベルに変化すると、トランスファーゲート12は
導通、トランスファーゲート14は非導通となる。従って
11の出力が出力バッファ回路13の入力（DB′）に伝えら
れ、フューズの切断の情報がDoutに伝えられる。逆にク
ロック信号φが「１」レベルから「０」レベルに変化す
ると、トランスファーゲート12は非導通、トランスファ
ーゲート14は導通となり、メモリセルアレイ16のデータ
バス線DBが出力バッファ回路13の入力（DB′）に伝えら
れ、メモリセルの情報がDoutに伝えられ、通常のRead動
作が可能となる。
〔実施例２〕 次に、本発明の他の実施例について説明する。第３図
は本発明の第二の実施例の回路図である。
は本発明の第二の実施例の回路図である。
第３図は、第一の実施例第１図の電源イニシャライズ
に対して改良を行ったものである。第３図において、
Q1,Q2はＰチャンネル型MOSFET、Q3〜Q6はＮチャンネル
型MOSFET、I1,I2はインバータで、これにより電源イニ
シャライズ回路31を構成している。また、N1は節点▲
▼はチップセレクト信号、φは31の出力である。
に対して改良を行ったものである。第３図において、
Q1,Q2はＰチャンネル型MOSFET、Q3〜Q6はＮチャンネル
型MOSFET、I1,I2はインバータで、これにより電源イニ
シャライズ回路31を構成している。また、N1は節点▲
▼はチップセレクト信号、φは31の出力である。
第３図において、第１図と異なる点は、Ｎチャンネル
型MOSFETQ4が追加された点だけである。
型MOSFETQ4が追加された点だけである。
次に、第３図の回路動作について説明する。電源Vcc
が0Vから緩やかに上昇し、Vccが|VTP|と等しくなる時刻
になると、Q1,Q2が共にオンするため、節点NN1はVccと
等しい電位まで上昇する。次にVccが３・VTN＋Δυ′に
等しくなると、Q1,Q2に加えて、Q3〜Q5もオンする。こ
こで、Δυ′はQ3,Q4の基板バイアス効果によるＮチャ
ンネルMOSFETのスレッショルド電圧の増加分である。ま
た、直列接続されているQ1とQ2と比べて、直列接続され
ているQ3〜Q5の方が極めて大きな電流能力を持つ関係に
あるならば、N1の電位は「０」レベル迄下がる。なお、
N1の電位が下る時のVccの電位が、第一の実施例第１図
よりも高い所にあるため、N1のパルス幅が第１図よりも
拡ある。以上説明したように、電源Vccが0Vより緩やか
に上昇する過程において、節点N1は第１図よりも幅の広
いパルス信号となり、N1からI1,I2のインバータ２段を
介してクロック信号φは、第１図よりも幅の広いパルス
ウ信号となる。
が0Vから緩やかに上昇し、Vccが|VTP|と等しくなる時刻
になると、Q1,Q2が共にオンするため、節点NN1はVccと
等しい電位まで上昇する。次にVccが３・VTN＋Δυ′に
等しくなると、Q1,Q2に加えて、Q3〜Q5もオンする。こ
こで、Δυ′はQ3,Q4の基板バイアス効果によるＮチャ
ンネルMOSFETのスレッショルド電圧の増加分である。ま
た、直列接続されているQ1とQ2と比べて、直列接続され
ているQ3〜Q5の方が極めて大きな電流能力を持つ関係に
あるならば、N1の電位は「０」レベル迄下がる。なお、
N1の電位が下る時のVccの電位が、第一の実施例第１図
よりも高い所にあるため、N1のパルス幅が第１図よりも
拡ある。以上説明したように、電源Vccが0Vより緩やか
に上昇する過程において、節点N1は第１図よりも幅の広
いパルス信号となり、N1からI1,I2のインバータ２段を
介してクロック信号φは、第１図よりも幅の広いパルス
ウ信号となる。
従って、本実施例第３図によれば、第一の実施例第１
図よりもクロック信号φは、幅の広いパルス信号とな
り、フューズの切断の有無の情報の読み出し時間が長く
なる。なお、フューズを含むプログラマブル回路、出力
バッファ回路等の回路動作は、第一の実施例第１図の全
く同様であるため、その説明は省略する。
図よりもクロック信号φは、幅の広いパルス信号とな
り、フューズの切断の有無の情報の読み出し時間が長く
なる。なお、フューズを含むプログラマブル回路、出力
バッファ回路等の回路動作は、第一の実施例第１図の全
く同様であるため、その説明は省略する。
以上説明したように本発明は、電源イニシャライズ回
路が発生するパルスウ信号に同期して、フューズの切断
の有無の情報を読み出すことにより、貫通電流を流すこ
となくフューズの切断の有無の情報を知ることができる
効果がある。
路が発生するパルスウ信号に同期して、フューズの切断
の有無の情報を読み出すことにより、貫通電流を流すこ
となくフューズの切断の有無の情報を知ることができる
効果がある。
なお、本発明の実施例において、フューズを含むプロ
グラマブル回路が１台の場合について説明を行ったが、
本発明はこれに限定されるものではなく、特に多ビット
系データアウト端子または多ビット系I/O端子を有する
半導体記録装置であれば、そのビット数分だけのフュー
ズの切断の有無の情報が同時に得られることは明らかで
ある。また、本発明の主旨を満たす範囲の様々な応用例
が可能であることはいうまでもない。
グラマブル回路が１台の場合について説明を行ったが、
本発明はこれに限定されるものではなく、特に多ビット
系データアウト端子または多ビット系I/O端子を有する
半導体記録装置であれば、そのビット数分だけのフュー
ズの切断の有無の情報が同時に得られることは明らかで
ある。また、本発明の主旨を満たす範囲の様々な応用例
が可能であることはいうまでもない。
第１図は本発明の第一の実施例を示す回路図、第２図は
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は従来例を示す回路図である。 11,41……フューズを含むプログラマブル回路、12,14…
…トランスファーゲート、13……出力バッファ回路、1
5,31……電源イニシャライズ回路、16……メモリセルア
レイ、42……ロールコール回路。
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は従来例を示す回路図である。 11,41……フューズを含むプログラマブル回路、12,14…
…トランスファーゲート、13……出力バッファ回路、1
5,31……電源イニシャライズ回路、16……メモリセルア
レイ、42……ロールコール回路。
Claims (1)
- 【請求項１】不良のメモリセルのアドレス番地を記憶す
るためのフューズを含むプログラマブル回路を有し、前
記フューズを前記アドレス番地に対応して切断すること
により、前記不良のメモリセルを予備の正常なメモリセ
ルに置き換えることが可能な半導体記憶装置において、
電源投入を検知してスレッショルド電圧の異なる第１の
トラジスタと前記第１のトランジスタとは逆導電型の第
２のトランジスタを順次オンさせてパルス信号を発生す
る電源イニシャライズ回路と、前記パルス信号が発生さ
れている時、前記フューズの切断の有無の情報をデータ
アウト端子または入出力端子に読み出す第１のスイッチ
ング回路と、前記第１のスイッチング回路がオン状態の
時、通常の情報が前記データアウト端子または前記入出
力端子に読み出されることを禁止する第２のスイッチン
グ回路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052323A JP2534697B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052323A JP2534697B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217600A JPS63217600A (ja) | 1988-09-09 |
| JP2534697B2 true JP2534697B2 (ja) | 1996-09-18 |
Family
ID=12911585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62052323A Expired - Lifetime JP2534697B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534697B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168500A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶装置 |
| JPH06259987A (ja) * | 1993-03-10 | 1994-09-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001210092A (ja) | 2000-01-24 | 2001-08-03 | Nec Corp | 半導体記憶装置 |
| JP4137888B2 (ja) | 2003-05-13 | 2008-08-20 | 富士通株式会社 | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051199B2 (ja) * | 1980-11-13 | 1985-11-12 | 富士通株式会社 | 半導体装置 |
| DE3311427A1 (de) * | 1983-03-29 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Integrierter dynamischer schreib-lesespeicher |
-
1987
- 1987-03-06 JP JP62052323A patent/JP2534697B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63217600A (ja) | 1988-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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