JP2006323964A - 半導体記憶装置 - Google Patents
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Abstract
オンチップコンペアラッチ機能を備えた半導体記憶装置において、1ビット目以外のフェイルをラッチ可能とする半導体記憶装置の提供。
【解決手段】
複数のデータバス信号からの読み出しデータ信号と外部からの入力データ信号を受けてこれらが互いに一致するか比較し比較結果信号を出力する比較回路から出力される比較結果信号を受け、制御信号に基づき、フェイル情報をラッチした結果を出力するラッチ回路は、フェイル情報のラッチ出力の制御信号が活性状態の期間に、前記比較回路から出力される所定番目のフェイル情報をラッチして出力する。
【選択図】
図2
Description
2、33 オンチップコンペアラッチ回路
3、34 制御信号発生回路
4、35 クロック制御回路
5、36 アドレスバッファ
6、37 メモリセルアレイ
7、38 データコントロール回路
8、39 データアウトバッファ
9、40 データインバッファ
10、41 テストモードエントリ回路
11 EXOR回路
12 EXOR回路
13 NOR回路
14、23、30 NAND回路
15、16、20A、20B、24、29、31 インバータ
17、19、26、28 NチャネルMOSトランジスタ
18、25、27 PチャネルMOSトランジスタ
21、22 NOR回路
42、57、59、64、73、77、83、89 NAND回路
43、46、47、48、52、59、60、63、69、74、78、79、80、84、87、88 インバータ
44、49、54、56、62、66、68、71、76、81、86 NチャネルMOSトランジスタ
45、53、55、61、65、67、72、75、82、85 PチャネルMOSトランジスタ
101、141 ADDRESS
102、142 CSB
103、143 RASB
104、144 CASB
105、145 WEB
106、146 CK
107、147 CKB
108、148 CKE
109、149 DQS
110、150 DM
111、151 PTEST
112、152 TCMP1
153 TCMP2
113、154 DB0
114、155 DB1
115、156 DB2
116、157 DB3
117、158 TFF0B
118、159 TTRN
119、160 I/O
120 コントロール信号
121 セレクト信号
122 内部クロック信号
123 リードライトバス
124 I/O3(コンペアライトデータ)
125、126 信号線
127、165 PDEBL
128、166 OCCRST
129、167 OCOUTB
130〜140 信号線
168〜199 信号線
200 ラッチ回路
201、202、203 カウンタ回路部
Claims (7)
- セルアレイからの複数の読み出しデータ信号と、前記読み出しデータ信号に対応して外部から入力された入力データ信号とを受けてこれらが互いに一致するか比較し比較結果信号を出力する比較回路と、
前記比較回路から出力される比較結果信号を受け、1番目のフェイル情報以降の所定番目のフェイル情報をラッチした結果を出力するラッチ回路と、
を備えている、ことを特徴とする半導体記憶装置。 - フェイル情報のラッチ出力を制御する第1の制御信号を受け、前記第1の制御信号が非活性状態のとき、前記ラッチ回路は、前記比較回路から出力される比較結果信号をそのまま出力する、ことを特徴とする請求項1記載の半導体記憶装置。
- 前記ラッチ回路は、第2の制御信号を受け、前記第1の制御信号が活性状態のとき、前記第2の制御信号の値に基づき、1ビット目のフェイル情報をラッチするか、Nビット目(ただし、Nは2以上の所定の整数)のフェイルからラッチするかを選択する回路を備えている、ことを特徴とする請求項2記載の半導体記憶装置。
- 前記ラッチ回路が、前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ、前記比較結果信号の次のフェイルへの遷移を受けて出力を非活性化させる第1のラッチと、該第1のラッチの出力の活性状態から非活性状態への遷移を受けて出力を活性化させる第2のラッチと、を備えたカウンタ回路を1つ又は複数段備え、
前記第1の制御信号が活性状態のとき、最終段のカウンタ回路の出力信号を出力する、ことを特徴とする請求項2記載の半導体記憶装置。 - 前記ラッチ回路が、前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ保持する第1のラッチを備え、
前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ、前記比較結果信号の次のフェイルへの遷移を受けて出力を非活性化させる第2のラッチと、該第1のラッチの出力の活性状態から非活性状態への遷移を受けて出力を活性化させる第3のラッチとを備えたカウンタ回路を1つ又は複数段備え、
前記第1の制御信号が活性状態であり、前記第2の制御信号が非活性状態のとき前記第1のラッチを出力し、前記第1の制御信号が活性状態であり、前記第2の制御信号が活性状態のとき最終段のカウンタ回路の出力信号を出力し、前記第1の制御信号が非活性状態のとき、前記比較回路から出力される比較結果信号をそのまま出力する選択回路を備えている、ことを特徴とする請求項2記載の半導体記憶装置。 - セルアレイからの複数のデータバス信号に読み出されたデータ信号と外部からの入力データ信号を受けてこれらが互いに一致するか比較し比較結果信号を出力するオンラインコンペア比較回路からの比較結果信号を受け、1ビット目のフェイル情報をラッチするオンラインコンペアラッチ回路に、2ビット目以降の所定番目のフェイルからラッチをかける回路と、前記比較結果信号をそのまま出力するか、1ビット目のフェイル情報、又は、2ビット目以降の所定番目のフェイル情報の出力のラッチ結果を出力するか、パスの切り替えを行う手段を備えている、ことを特徴とする半導体記憶装置。
- 冗長セルと、欠陥アドレス情報を書き込むアンチヒューズを備え、不良セルの置き換えを行う請求項1乃至6のいずれか一記載の半導体記憶装置。
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