JP3084715B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3084715B2 JP3084715B2 JP22678889A JP22678889A JP3084715B2 JP 3084715 B2 JP3084715 B2 JP 3084715B2 JP 22678889 A JP22678889 A JP 22678889A JP 22678889 A JP22678889 A JP 22678889A JP 3084715 B2 JP3084715 B2 JP 3084715B2
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- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にヒューズ等で構成
された回路の不揮発性記憶情報を電気的に検出する手段
を有する半導体メモリに関する。
された回路の不揮発性記憶情報を電気的に検出する手段
を有する半導体メモリに関する。
半導体メモリは近年ますます多様化，多機能化の傾向
にある。また生産量増大に伴い、生産工場の複数化が進
む傾向にある。このため、半導体メモリが１個の製品と
して出荷される時には、そのチップが多くの情報を持つ
ことになる。即ち、半導体メモリの使用，機能，生産工
場名，生産年月日，ロット番号といった情報という意味
である。ところで、この種の情報は半導体メモリのパッ
ケージの表面に捺印を行うことにより記録されることが
多いが、情報量が多くなると全ての情報を記録出来ない
場合がある。この解決策の１つとして、前もって半導体
メモリのチップ内に不揮発性記憶回路を内蔵させてお
き、その記憶情報を電気的に検出する手段がある。
にある。また生産量増大に伴い、生産工場の複数化が進
む傾向にある。このため、半導体メモリが１個の製品と
して出荷される時には、そのチップが多くの情報を持つ
ことになる。即ち、半導体メモリの使用，機能，生産工
場名，生産年月日，ロット番号といった情報という意味
である。ところで、この種の情報は半導体メモリのパッ
ケージの表面に捺印を行うことにより記録されることが
多いが、情報量が多くなると全ての情報を記録出来ない
場合がある。この解決策の１つとして、前もって半導体
メモリのチップ内に不揮発性記憶回路を内蔵させてお
き、その記憶情報を電気的に検出する手段がある。
まず、従来の半導体メモリの不揮発性記憶情報を電気
的に検出する手段について図面を用いて説明する、第５
図が従来の不揮発性記憶回路及び情報読み出し回路を示
すものである。
的に検出する手段について図面を用いて説明する、第５
図が従来の不揮発性記憶回路及び情報読み出し回路を示
すものである。
第５図において、11,12はインバータ、QN1はＮチャン
ネル型MOSトランジスタ（以下NMOSと称する）、Ｆはヒ
ューズで、以上により不揮発性記憶回路13が構成され、
Ｐチャンネル型MOSトランジスタ（以下PMOSと称する）Q
P1とNMOS QN2を直列接続して情報読み出し回路14が構成
される。
ネル型MOSトランジスタ（以下NMOSと称する）、Ｆはヒ
ューズで、以上により不揮発性記憶回路13が構成され、
Ｐチャンネル型MOSトランジスタ（以下PMOSと称する）Q
P1とNMOS QN2を直列接続して情報読み出し回路14が構成
される。
次に第５図の動作について説明する。まず、ヒューズ
Ｆを切断されていない場合は、ＦとNMOS QN1と接続点は
ハイレベルにあるから、インバータ11及び12を介した信
号MEMOはハイレベルとなる。逆にヒューズＦが切断され
ている場合は、MEMOはロウレベルになる。PMOS QP1はME
MOをゲート入力としているから、ヒューズ下が切断され
ていない場合はOFF、Ｆが切断されている場合はONす
る。次にNMOS QN2のゲート入力信号TEST（外部入力端
子）がハイレベル、即ちテスト状態の時はNMOS QN2はON
するから、この状態の時、ヒューズＦが切断されていな
い場合は貫通電流は流れないが、Ｆが切断されている場
合は貫通電流ｉが流れる。
Ｆを切断されていない場合は、ＦとNMOS QN1と接続点は
ハイレベルにあるから、インバータ11及び12を介した信
号MEMOはハイレベルとなる。逆にヒューズＦが切断され
ている場合は、MEMOはロウレベルになる。PMOS QP1はME
MOをゲート入力としているから、ヒューズ下が切断され
ていない場合はOFF、Ｆが切断されている場合はONす
る。次にNMOS QN2のゲート入力信号TEST（外部入力端
子）がハイレベル、即ちテスト状態の時はNMOS QN2はON
するから、この状態の時、ヒューズＦが切断されていな
い場合は貫通電流は流れないが、Ｆが切断されている場
合は貫通電流ｉが流れる。
従って、テスト状態、即ちTEST信号をハイレベルにし
て、貫通電流ｉの有無を電気的に検出すれば、ヒューズ
Ｆの切断の有無、即ち不揮発性記憶情報を知ることがで
きる。
て、貫通電流ｉの有無を電気的に検出すれば、ヒューズ
Ｆの切断の有無、即ち不揮発性記憶情報を知ることがで
きる。
上述した従来の技術によれば、不揮発性記憶情報を検
出するために、新たに外部入力端子TESTを設ける必要が
有り、汎用性がないという欠点がある。また、電流の有
無を検出するため、例えば半導体メモリの内部回路電流
が大きい場合はこれとの分離が出来ないため、電流の有
無の検出が非常に困難になってしまうという欠点があ
る。
出するために、新たに外部入力端子TESTを設ける必要が
有り、汎用性がないという欠点がある。また、電流の有
無を検出するため、例えば半導体メモリの内部回路電流
が大きい場合はこれとの分離が出来ないため、電流の有
無の検出が非常に困難になってしまうという欠点があ
る。
本発明による半導体メモリは、通常動作において読み
出し信号が供給されるリードバス線と、チップ情報を記
憶した不揮発性記憶回路と、出力回路と、切換スイッチ
信号を発生する切換スイッチ信号発生回路と、前記切換
スイッチ信号に基づき前記リードバス線及び前記不揮発
性記憶回路のいずれか一方と前記出力回路とを接続する
切換スイッチ回路とを備え、前記切換スイッチ信号発生
回路は、電源投入から内部制御信号が活性化するまでの
間は前記切換スイッチ信号を一方の論理レベルとし、前
記内部制御信号が活性化した後は前記切換スイッチ信号
を他方の論理レベルに固定するものであり、前記切換ス
イッチ回路は、前記切換スイッチ信号の前記一方の論理
レベルに応答して前記不揮発性記憶回路と前記出力回路
とを接続し、前記切換スイッチ信号の前記他方の論理レ
ベルに応答して前記リードバス線と前記出力回路とを接
続するものであることを特徴とする。
出し信号が供給されるリードバス線と、チップ情報を記
憶した不揮発性記憶回路と、出力回路と、切換スイッチ
信号を発生する切換スイッチ信号発生回路と、前記切換
スイッチ信号に基づき前記リードバス線及び前記不揮発
性記憶回路のいずれか一方と前記出力回路とを接続する
切換スイッチ回路とを備え、前記切換スイッチ信号発生
回路は、電源投入から内部制御信号が活性化するまでの
間は前記切換スイッチ信号を一方の論理レベルとし、前
記内部制御信号が活性化した後は前記切換スイッチ信号
を他方の論理レベルに固定するものであり、前記切換ス
イッチ回路は、前記切換スイッチ信号の前記一方の論理
レベルに応答して前記不揮発性記憶回路と前記出力回路
とを接続し、前記切換スイッチ信号の前記他方の論理レ
ベルに応答して前記リードバス線と前記出力回路とを接
続するものであることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。１は不揮発性記憶
回路、２は不揮発性記憶回路１の出力MEMOと通常動作に
おける読み出し信号リードバス線RBを切換える切換えス
イッチ回路、３は出力回路、４は切換スイッチ回路２を
コントロールする切換スイッチ信号発生回路である。
回路、２は不揮発性記憶回路１の出力MEMOと通常動作に
おける読み出し信号リードバス線RBを切換える切換えス
イッチ回路、３は出力回路、４は切換スイッチ回路２を
コントロールする切換スイッチ信号発生回路である。
切換えスイッチ回路２は、インバータ5,PMOS回路QP1,
QP2及びNMOS QN1,QN2で構成され、出力回路３は、NAND
回路6,NOR回路7,インバータ8,PMOS QP3及びNMOS QN3で
構成される。次に、切換えスイッチ信号発生回路４は、
インバータ9,10,書き込み制御信号WE′をゲート入力と
するNMOS QN4及び容量C1,C2で構成されており、WE′が
ロウレベルの状態で電源が投入された場合は必ず出力SW
がハイレベルとなる様にフリップフロップ回路を構成す
るインバータ9,10のトランジスタサイズが調整されてお
り、レベル安定の為のカップリング容量C1,C2が挿入さ
れている。また、WE′がハイレベルになるとNMOSトラン
ジスタQN4がONしてフリップフロップ回路を反転させ出
力SWはロウレベルとなる。
QP2及びNMOS QN1,QN2で構成され、出力回路３は、NAND
回路6,NOR回路7,インバータ8,PMOS QP3及びNMOS QN3で
構成される。次に、切換えスイッチ信号発生回路４は、
インバータ9,10,書き込み制御信号WE′をゲート入力と
するNMOS QN4及び容量C1,C2で構成されており、WE′が
ロウレベルの状態で電源が投入された場合は必ず出力SW
がハイレベルとなる様にフリップフロップ回路を構成す
るインバータ9,10のトランジスタサイズが調整されてお
り、レベル安定の為のカップリング容量C1,C2が挿入さ
れている。また、WE′がハイレベルになるとNMOSトラン
ジスタQN4がONしてフリップフロップ回路を反転させ出
力SWはロウレベルとなる。
第２図は不揮発性記憶回路１の詳細な回路図である
が、これは従来例第５図のそれと全く同様であるため、
その説明は省略する。尚、不揮発性記憶回路１には、半
導体メモリの使用，機能，生産工場名，生産年月日，ロ
ット番号といった情報が保持されている。本発明では、
これらの情報を「チップ情報」と呼ぶ。
が、これは従来例第５図のそれと全く同様であるため、
その説明は省略する。尚、不揮発性記憶回路１には、半
導体メモリの使用，機能，生産工場名，生産年月日，ロ
ット番号といった情報が保持されている。本発明では、
これらの情報を「チップ情報」と呼ぶ。
次に第１図の動作を第３図の波形図を参照して説明す
る。書き込み制御外部端子▲▼をハイレベルのまま
電源Vccを投入すると、書き込み制御回路（図示してい
ない）の出力WE′はロウレベルのままであるから、切換
スイッチ信号発生回路４の出力SWはハイレベルとなり、
切換スイッチ信号２のPMOS QP1及びNMOS QN1はOFF、PMO
S QP2及びNMOS QN2はONする。従って、不揮発性記憶回
路１の出力MEMOが出力回路３に伝達され、外部出力端子
OUTにはMEMOと同一データが表われる。
る。書き込み制御外部端子▲▼をハイレベルのまま
電源Vccを投入すると、書き込み制御回路（図示してい
ない）の出力WE′はロウレベルのままであるから、切換
スイッチ信号発生回路４の出力SWはハイレベルとなり、
切換スイッチ信号２のPMOS QP1及びNMOS QN1はOFF、PMO
S QP2及びNMOS QN2はONする。従って、不揮発性記憶回
路１の出力MEMOが出力回路３に伝達され、外部出力端子
OUTにはMEMOと同一データが表われる。
その後書き込み制御外部端子▲▼がロウレベルと
なり最初の書き込み動作が始まると、WE′はハイレベル
となり、切換えスイッチ信号発生回路４の出力SWはロウ
レベルとなるので、切換えスイッチ回路２のPMOS QP1及
びNMOS QN1はON、PMOS QP2及びNMOS QN2はOFFし、リー
ドバス線RBが出力回路３に伝達される。以後、書き込み
制御外部端子▲▼のレベルにかかわらず、切換えス
イッチ信号発生回路４の出力SWはロウレベルを維持し続
けるので通常の読み出し動作が可能となる。
なり最初の書き込み動作が始まると、WE′はハイレベル
となり、切換えスイッチ信号発生回路４の出力SWはロウ
レベルとなるので、切換えスイッチ回路２のPMOS QP1及
びNMOS QN1はON、PMOS QP2及びNMOS QN2はOFFし、リー
ドバス線RBが出力回路３に伝達される。以後、書き込み
制御外部端子▲▼のレベルにかかわらず、切換えス
イッチ信号発生回路４の出力SWはロウレベルを維持し続
けるので通常の読み出し動作が可能となる。
次に、本発明の他の実施例について説明する。
第４図は本発明の第二の実施例で、半導体メモリの不
揮発性記憶回路を示すものである。
揮発性記憶回路を示すものである。
第４図において、不揮発性記憶回路M1〜Miは従来例第
５図と全く同様であるため、説明は省略する、第４図と
第５図の不揮発性記憶回路との相異点は、不揮発性記憶
回路をｉ個設け、それらの出力をアドレスバッファと出
力A1〜Ai,▲▼〜▲▼をゲート入力とするNMOS
QN12〜QNi2,PMOS QP11〜QPi1を介して接続し、その接続
点をMEMOとした点である。
５図と全く同様であるため、説明は省略する、第４図と
第５図の不揮発性記憶回路との相異点は、不揮発性記憶
回路をｉ個設け、それらの出力をアドレスバッファと出
力A1〜Ai,▲▼〜▲▼をゲート入力とするNMOS
QN12〜QNi2,PMOS QP11〜QPi1を介して接続し、その接続
点をMEMOとした点である。
第４図の回路を用いると、ｉ個の不揮発性記憶情報に
ついて、電源Vccを投入後、アドレス外部端子A1〜Aiを
ロウレベルから１本だけハイレベルにすることにより、
切換えることが可能である。
ついて、電源Vccを投入後、アドレス外部端子A1〜Aiを
ロウレベルから１本だけハイレベルにすることにより、
切換えることが可能である。
不揮発性記憶情報MEMOの読み出し回路は第一の実施例
第１図を用いれば良い。またMEMOを外部出力端子OUT迄
読み出す動作は第一の実施例と全く同様であるため、そ
の説明は省略する。
第１図を用いれば良い。またMEMOを外部出力端子OUT迄
読み出す動作は第一の実施例と全く同様であるため、そ
の説明は省略する。
以上説明したように本発明は、不揮発性記憶情報を電
源投入後最初の書き込み動作が始まる前に、読み出し動
作をさせて検出することにより、新たに外部入力端子
（TEST端子）を設ける必要がなく、また外部データ出力
端子の判定を行うことにより、電流測定の様な不確定な
部分がないため、不揮発性記憶情報を正確に検出できる
効果がある。
源投入後最初の書き込み動作が始まる前に、読み出し動
作をさせて検出することにより、新たに外部入力端子
（TEST端子）を設ける必要がなく、また外部データ出力
端子の判定を行うことにより、電流測定の様な不確定な
部分がないため、不揮発性記憶情報を正確に検出できる
効果がある。
なお、実施例においては、CMOS構成の半導体メモリに
ついて説明したが、本発明はこれに限定されるものでは
ない。
ついて説明したが、本発明はこれに限定されるものでは
ない。
また、本発明の主旨を満たす範囲の様々な応用例が可
能であることはいうまでもない。
能であることはいうまでもない。
第１図は本発明の第一の実施例、第２図は第一の実施例
の不揮発性記憶回路の詳細な回路例、第３図は第一の実
施例を説明するための動作波形図、第４図は本発明の第
二の実施例の不揮発性記憶回路、第５図は従来例であ
る。 1,13,M1〜Mi……不揮発性記憶回路、２……切換スイッ
チ回路、３……出力回路、４……切換スイッチ信号発生
回路、5,8〜12,21〜i1,22〜i2……インバータ、６……N
AND回路、７……NOR回路、14……情報読み出し回路、Q
N1〜QN5,QN11〜QNi1,QN12〜QNi2……Ｎチャンネル型MOS
トランジスタ、QP1〜QP3,QP11〜QPi1……Ｐチャンネル
型MOSトランジスタ、F,F1〜Fi……ヒューズ、C1,C2……
容量。
の不揮発性記憶回路の詳細な回路例、第３図は第一の実
施例を説明するための動作波形図、第４図は本発明の第
二の実施例の不揮発性記憶回路、第５図は従来例であ
る。 1,13,M1〜Mi……不揮発性記憶回路、２……切換スイッ
チ回路、３……出力回路、４……切換スイッチ信号発生
回路、5,8〜12,21〜i1,22〜i2……インバータ、６……N
AND回路、７……NOR回路、14……情報読み出し回路、Q
N1〜QN5,QN11〜QNi1,QN12〜QNi2……Ｎチャンネル型MOS
トランジスタ、QP1〜QP3,QP11〜QPi1……Ｐチャンネル
型MOSトランジスタ、F,F1〜Fi……ヒューズ、C1,C2……
容量。
Claims (2)
- 【請求項１】通常動作において読み出し信号が供給され
るリードバス線と、チップ情報を記憶した不揮発性記憶
回路と、出力回路と、切換スイッチ信号を発生する切換
スイッチ信号発生回路と、前記切換スイッチ信号に基づ
き前記リードバス線及び前記不揮発性記憶回路のいずれ
か一方と前記出力回路とを接続する切換スイッチ回路と
を備え、前記切換スイッチ信号発生回路は、電源投入か
ら内部制御信号が活性化するまでの間は前記切換スイッ
チ信号を一方の論理レベルとし、前記内部制御信号が活
性化した後は前記切換スイッチ信号を他方の論理レベル
に固定するものであり、前記切換スイッチ回路は、前記
切換スイッチ信号の前記一方の論理レベルに応答して前
記不揮発性記憶回路と前記出力回路とを接続し、前記切
換スイッチ信号の前記他方の論理レベルに応答して前記
リードバス線と前記出力回路とを接続するものであるこ
とを特徴とする半導体メモリ。 - 【請求項２】前記内部制御信号は書込み制御信号である
ことを特徴とする請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22678889A JP3084715B2 (ja) | 1989-09-01 | 1989-09-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22678889A JP3084715B2 (ja) | 1989-09-01 | 1989-09-01 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391197A JPH0391197A (ja) | 1991-04-16 |
| JP3084715B2 true JP3084715B2 (ja) | 2000-09-04 |
Family
ID=16850626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22678889A Expired - Fee Related JP3084715B2 (ja) | 1989-09-01 | 1989-09-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084715B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680715U (ja) * | 1993-04-21 | 1994-11-15 | 東京瓦斯株式会社 | ボンベ運搬装置 |
| JPH0977080A (ja) * | 1995-09-11 | 1997-03-25 | Yoichi Hasegawa | 紙パック入り飲料の簡易取っ手構造 |
-
1989
- 1989-09-01 JP JP22678889A patent/JP3084715B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680715U (ja) * | 1993-04-21 | 1994-11-15 | 東京瓦斯株式会社 | ボンベ運搬装置 |
| JPH0977080A (ja) * | 1995-09-11 | 1997-03-25 | Yoichi Hasegawa | 紙パック入り飲料の簡易取っ手構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0391197A (ja) | 1991-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |