KR100282445B1 - 센스앰프 - Google Patents
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Abstract
2포트 센스앰프에서, 비트라인에 드레인 단자가 연결되는 제 1 피모스 트랜지스터와, 상기 제 1 피모스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고, 상기 제 1 피모스 트랜지스터의 소스단자에 소스단자가 연결되는 제 2 피모스 트랜지스터와, 상기 제 2 피모스 트랜지스터의 드레인 단자에 소스단자가 직렬로 연결되는 제 3 피모스 트랜지스터와, 상기 제 3 피모스 트랜지스터의 게이트 단자에 출력단이 연결되는 제 1 인버터와, 비트바라인에 드레인 단자가 연결되는 제 4 피모스 트랜지스터와, 상기 제 4 피모스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고, 상기 제 4 피모스 트랜지스터의 소스단자에 소스단자가 연결되는 제 5 피모스 트랜지스터와, 상기 제 5 피모스 트랜지스터의 드레인 단자에 소스단자가 직렬로 연결되는 제 6 피모스 트랜지스터와, 상기 제 6 피모스 트랜지스터의 게이트 단자에 출력단이 연결되는 제 2 인버터와, 상기 비트라인과 제 2 인버터의 입력단에 접속되는 제 1 딜레이부와, 상기 비트바라인과 제 1 인버터의 입력단에 접속되는 제 2 딜레이부를 포함하여 구성된 것으로, 공정의 변화 없이 안정된 피드백 루프에 의해 구성소자의 개수를 줄임으로써 레이아웃 면적상 사이즈를 최소화 할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히 2-포트 메모리셀을 위한 센스앰프에 관한 것이다.
일반적으로 반도체 메모리 장치는 그 구성상에 있어서 크게 정보를 기억하는 부분(메모리 셀), 지정된 장소에 정보를 선택적으로 저장하거나 읽어내도록 하는 선택부분(디코더 등), 입출력되는 정보의 신호상태를 감지하는 부분(센스 앰프), 그리고 정보가 통과하는 부분(데이터 버스)으로 이루어져 있는데 최근 작은 면적을 차지하면서도 대용량의 정보 저장 기능을 가지게 하는 것과 아울러 그 동작의 신뢰성 향상 및 메모리 셀의 불필요한 누설전류를 줄이고자 하는 문제가 개발의 관심이 되고 있다.
특히, 정보를 감지하는 부분, 즉 센스 앰프는 선택된 메모리 셀에 독출된 정보를 전압차로써 충분히 증폭하여 데이터 출력버퍼로 보내는 기능을 가진다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 메모리셀의 구조를 나타낸 도면이고, 도 2는 종래 기술에 따른 센스앰프를 나타낸 구성도이다.
도 1을 참조하면, 종래 기술에 따른 메모리셀은 제 1 워드라인(1)에 게이트 단자가 접속되고, 제 1 비트라인(5a)에 드레인단자가 접속되는 제 1 엔모스 트랜지스터(NM1)와, 상기 제 1 워드라인(1)에 게이트 단자가 접속되고, 제 1 비트바라인(5b)에 소스단자가 접속되는 제 2 엔모스 트랜지스터(NM2)와, 상기 제 2 엔모스 트랜지스터(NM2)의 드레인단자에 입력단이 연결되고 상기 제 1 엔모스 트랜지스터(NM1)의 소스단자에 출력단이 연결되는 제 1 인버터(3)와, 상기 제 1 엔모스 트랜지스터(NM1)의 소스단자에 입력단이 연결되고, 상기 제 2 엔모스 트랜지스터(NM2)의 드레인 단자에 출력단이 연결되는 제 2 인버터(4)로 구성된다.
또한, 제 2 워드라인(2)에 게이트 단자가 연결되고, 제 2 비트라인(6a)에 소스단자가 접속되는 제 3 엔모스 트랜지스터(NM3)와, 상기 제 2 워드라인(2)에 게이트 단자가 접속되고, 제 2 비트바라인(6b)에 소스단자가 접속되는 제 4 엔모스 트랜지스터(NM4)와, 상기 제 3 엔모스 트랜지스터(NM3)의 소스단자에 소스단자가 접속되고, 상기 제 2 인버터(4)의 출력단에 게이트 단자가 연결되는 제 5 엔모스 트랜지스터(NM5)와, 상기 제 4 엔모스 트랜지스터(NM4)의 소스단자에 소스단자가 접속되고, 상기 제 2 인버터(4)의 입력단에 게이트 단자가 접속되는 제 6 엔모스 트랜지스터(NM6)를 포함하여 구성된다.
한편, 상기 제 5 및 제 6 엔모스 트랜지스터(NM5)(NM6)의 드레인 단자는 그라운드(VSS)로 접지된다.
이와 같이 구성된 메모리 셀에서, 상기 제 1 워드라인(1)에 접속되어 있는 제 1 및 제 2 엔모스 트랜지스터(NM1)(NM2)는 라이트(Write) 모드시 억세스 트랜지스터이고, 상기 제 2 워드라인(2)에 접속되어 있는 제 3 및 제 4 엔모스 트랜지스터(NM3)(NM4)는 리드(Read) 모드시의 억세스 트랜지스터이다.
여기서, 상기 제 1 워드라인(1)은 라이트(Write) 모드시의 워드라인이고, 제 2 워드라인(2)은 리드(Read) 모드시의 워드라인이다.
상기 제 1 및 제 2 인버터(3)(4)는 제 1 비트라인(5a) 및 제 1 비트바라인(5b)을 통해 입력된 데이터가 저장될 수 있는 래치형 구조를 하고 있으며, 상기 제 5 및 제 6 엔모스 트랜지스터(NM5)(NM6)는 리드(Read) 모드시의 드라이브 트랜지스터이다.
따라서, 제 2 워드라인(2)이 하이(High) 상태로 인에이블(Enable) 되어 제 3 및 제 4 엔모스 트랜지스터(NM3)(NM4)가 온 상태에서 현재상태가 제 1 엔모스 트랜지스터(NM1)의 소스단자의 출력이 하이(high) 상태이고, 상기 하이(High) 신호가 제 1 및 제 2 인버터(3)(4)에서 반전시켜 제 2 엔모스 트랜지스터(NM2)의 드레인 단자의 입력단이 로우(Low) 상태가 되면, 상기 제 5 엔모스 트랜지스터(NM5)는 오프(Off) 상태에 있게되고, 제 6 엔모스 트랜지스터(NM6)는 온(On) 상태에 있게된다.
따라서, 제 2 비트라인(6a)은 하이(High) 상태에서 로우(Low) 상태로 천이가 가능하나, 제 2 비트바라인(6b)은 로우(Low)에서 하이(High)로 천이할 수 없어서 제 2 비트라인(6a)과 제 2 비트바라인(6b)이 동시에 로우(Low) 상태로 존재한다.
이러한 상태를 방지하고, 제 2 비트바라인(6b)을 로우(Low)에서 하이(high) 상태로 다시 올리는 동작(Pull Up)을 센스앰프에서 한다.
도 2를 참조하여 센스앰프의 구조를 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 종래 기술에 따른 센스앰프는 제 2 비트라인(6a)에 드레인 단자가 접속되고, 소스단자에 VCC가 접속되는 제 1 피모스 트랜지스터(NP1)와, 상기 제 1 피모스 트랜지스터(NP1)의 게이트 단자에 게이트 단자가 접속되고, 드레인 단자에 제 2 비트바라인(6b)이 연결되고, 소스단자에 VCC가 접속되는 제 2 피모스 트랜지스터(NP2)와, 상기 제 2 비트라인(6a)에 입력측이 연결되는 제 3 인버터(7)와, 상기 제 2 비트라인(7)에 출력단이 연결되는 제 4 인버터(8)와, 상기 제 2 비트바라인(6b)에 입력측이 연결되는 제 5 인버터(9)와, 상기 제 2 비트바라인(6b)에 출력단이 연결되는 제 6 인버터(10)와, 상기 제 1 및 제 2 피모스 트랜지스터(NP1)(NP2)의 게이트 단자에 출력단이 접속되는 낸드게이트(11)로 구성된다.
또한, 낸드게이트(11)의 입력단은 상기 제 3 인버터(7)의 출력단과 제 4 인버터(8)의 입력단이 접속되는 제 1 입력단과, 상기 제 5 인버터(9)의 출력단과 제 6 인버터(10)의 입력단이 접속되는 제 2 입력단과, 상기 제 1 입력단(Nd1)에 입력단이 접속되어 센스앰프의 출력을 내보내는 제 7 인버터(12)로 구성된다.
상기 제 3 및 제 4 인버터(7)(8)와 제 1 입력단의 접속점은 제 1 노드(Nd1)이고, 상기 제 5 및 제 6 인버터(9)(10)와 제 2 입력단의 접속점은 제 2 노드(Nd2)이다.
이와 같이 구성된 센스앰프의 동작을 도 3을 참조하여 설명하면 다음과 같다.
먼저, 도 1에 도시된 제 2 비트라인(6a)이 하이(High)에서 로우(Low)로 천이하면, 상기 제 1 노드(Nd1)는 로우(Low)에서 하이(High)로 천이함으로써, 제 1 및 제 2 노드(Nd1)(Nd2)가 동시에 하이(High)로 존재한다.
상기 제 1 및 제 2 노드(Nd1)(Nd2)를 두 입력으로 하는 낸드게이트(11)는 로우(Low) 신호를 출력함으로써 제 1 및 제 2 피모스 트랜지스터(NP1)(NP2)가 온(ON)되어 제 2 비트라인(6a)과 제 2 비트바라인(6b)을 풀업(Pull-Up) 시킨다.
그러나, 상기 제 2 비트라인(6a)은 제 3 및 제 5 엔모스 트랜지스터(NM3)(NM5)가 온(ON)되어 있기 때문에 풀-다운(Pull-Down) 경로가 존재한다.
따라서, 상기 제 2 비트라인(6a)은 제 1 피모스 트랜지스터(NP1)와 소자 저항비에 의해 풀-업(Pull-Up) 레벨이 결정되므로, 문턱전압(Threshold Voltage) 이하가 되도록 피모스 트랜지스터의 크기를 결정하게 되면 지속적으로 로우(Low) 상태를 유지한다.
반면에, 상기 제 2 비트라인(6a)은 제 6 엔모스 트랜지스터(NP6)가 오프(Off) 상태에 있는 관계로 풀-다운(Pull-Down) 경로가 형성되지 않아서, 상기 제 2 피모스 소자에 의해 제 2 비트바라인(6b)은 풀-업(Pull-Up)이 되어 로우(Low) 상태에서 하이(High) 상태로 천이한다.
따라서, 제 1 노드(Nd1)는 하이(High)에서 로우(Low)로 천이하게 되어 제 1 및 제 2 피모스 트랜지스터(NP1)(NP2)와 낸드게이트(11)의 접속점인 제 3 노드(Nd3)를 다시 로우(Low)에서 하이(High)로 천이시켜 제 1 및 제 2 피모스 트랜지스터(NP1)(NP2)를 오프(Off) 상태로 만들게 되므로 제 3 및 제 4 인버터(7)(8)에 의해 제 2 비트라인(6a)의 레벨이 유지되고, 제 5 및 제 6 인버터(9)(10)에 의해 제 2 비트바라인(6b)의 레벨이 유지되는 것이다.
종래 기술에 따른 센스앰프는 셀 디자인시 트랜지스터 소자가 많아서 면적을 많이 차지하므로 크기가 커지는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 종래의 센스앰프와 동일한 동작을 하면서 사이즈만 축소시킨 센스앰프를 제공하는 데 그 목적이 있다.
도 1은 종래 기술에 따른 메모리 셀 어레이의 구조를 나타낸 도면
도 2는 종래 기술에 따른 센스앰프를 개략적으로 나타낸 구성도
도 3은 종래 기술에 따른 센스앰프의 출력을 나타낸 파형도
도 4는 본 발명에 따른 센스앰프를 나타낸 구성도
도 5는 본 발명에 따른 센스앰프의 출력을 나타낸 파형도
도면의 주요부분에 대한 부호의 설명
21a : 비트라인 21b : 비트바라인
22 : 제 1 인버터 23 : 제 2 인버터
24 : 제 1 딜레이부 25 : 제 2 딜레이부
26 : 제 3 인버터 27a : 제 3 라인
27b : 제 4 라인
본 발명은 비트라인에 드레인 단자가 연결되는 제 1 피모스 트랜지스터와, 상기 제 1 피모스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고, 상기 제 1 피모스 트랜지스터의 소스단자에 소스단자가 연결되는 제 2 피모스 트랜지스터와, 상기 제 2 피모스 트랜지스터의 드레인 단자에 소스단자가 직렬로 연결되는 제 3 피모스 트랜지스터와, 상기 제 3 피모스 트랜지스터의 게이트 단자에 출력단이 연결되는 제 1 인버터와, 비트바라인에 드레인 단자가 연결되는 제 4 피모스 트랜지스터와, 상기 제 4 피모스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고, 상기 제 4 피모스 트랜지스터의 소스단자에 소스단자가 연결되는 제 5 피모스 트랜지스터와, 상기 제 5 피모스 트랜지스터의 드레인 단자에 소스단자가 직렬로 연결되는 제 6 피모스 트랜지스터와, 상기 제 6 피모스 트랜지스터의 게이트 단자에 출력단이 연결되는 제 2 인버터와, 상기 비트라인과 제 8 인버터의 입력단에 접속되는 제 1 딜레이부와, 상기 비트바라인과 제 7 인버터의 입력단에 접속되는 제 2 딜레이부를 포함하여 구성되는데 그 특징이 있다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 센스앰프 구조를 나타낸 도면이다.
도 4를 참조하면, 본 발명은 리드(Read) 모드시 비트라인(21a)에 드레인 단자가 연결되는 제 1 피모스 트랜지스터(NP11)와, 상기 제 1 피모스 트랜지스터(NP11)의 게이트 단자에 게이트 단자가 연결되고, 소스단자에 소스단자가 연결되는 제 2 피모스 트랜지스터(NP12)와, 상기 제 2 피모스 트랜지스터(NP12)의 드레인 단자에 소스단자가 직렬로 연결되는 제 3 피모스 트랜지스터(NP13)와, 상기 제 3 피모스 트랜지스터(NP13)의 게이트 단자에 출력단이 연결되는 제 1 인버터(22)와, 비트바라인(21b)에 드레인 단자가 연결되는 제 4 피모스 트랜지스터(NP14)와, 상기 제 4 피모스 트랜지스터(NP14)의 게이트 단자에 게이트 단자가 연결되고, 소스단자에 소스단자가 연결되는 제 5 피모스 트랜지스터(NP15)와, 상기 제 5 피모스 트랜지스터(NP15)의 드레인 단자에 소스단자가 직렬로 연결되는 제 6 피모스 트랜지스터(NP16)와, 상기 제 6 피모스 트랜지스터(NP16)의 게이트 단자에 출력단이 연결되는 제 2 인버터(23)와, 상기 비트라인(21a)과 제 2 인버터(23)의 입력단에 접속되는 제 1 딜레이부(24)와, 상기 비트바라인(21b)과 제 7 인버터(22)의 입력단에 접속되는 제 2 딜레이부(25)와, 상기 제 2 딜레이부(25) 및 비트바라인(21b)에 입력단이 연결되는 제 3 인버터(26)로 구성된다.
이와 같이 구성된 센스앰프의 동작을 도 5를 참조하여 설명하면 다음과 같다.
상기 비트라인(21a)이 하이(High)에서 로우(Low)로 천이하면, 제 1 딜레이부(24)에서 소정시간동안 딜레이한 후 하이(High)에서 로우(Low)로 천이하여 제 2 인버터(23)로 인가되고, 상기 제 2 인버터(23)는 입력신호를 반전시켜 일정시간 딜레이된 로우(Low)신호에서 하이(High) 신호를 출력한다.
따라서, 상기 비트라인(21a) 신호와 상기 제 3 인버터(23)의 출력신호가 동시에 로우(Low)가 되어 제 4 및 제 6 피모스 트랜지스터(NP14)(NP16)를 온상태로 만드는 구간이 존재하여 비트라인(21a)이 로우(Low)에서 하이(High)로 풀-업(Pull-Up) 할 수 있는 상태가 된다.
한편, 상기 비트바라인(21b)이 로우(Low)에서 하이(High)로 천이하면 제 2 딜레이부(25)에서 일정시간 딜레이 시킨 후 제 1 인버터(22)로 인가되면 이를 반전시켜 하이(High)에서 로우(Low)로 변하는 신호를 출력한다.
따라서, 제 1 인버터(22)의 출력신호가 하이(High)인 동안 제 3 피모스 트랜지스터(NP13)는 오프(Off) 상태가 되어 비트라인(21a)을 풀-업(Pull-Up) 시키지 않는다.
또한, 상기 비트바라인(21b)이 로우(Low)에서 하이(High)로 바뀌면 제 2 피모스 트랜지스터(NP12)도 오프(Off) 상태로 되므로 피모스 트랜지스터 소자가 오프(Off)에서 온(On)으로 상태가 바뀌므로 제 1 라인(21a)으로의 전류는 차단된다.
상기 비트라인(21a)이 하이(High)에서 로우(Low)로 천이할 때 고저항 제 1 피모스 트랜지스터(NP11)만 온(ON) 상태에서 비트라인(21a)에 전류를 공급하게 된다.
그러나, 이 전류도 상기 비트바라인(21b)이 로우(Low)에서 하이(High)로 천이하게 되면 차단되어 비트라인(21a)으로의 전류유입은 존재하지 않는다.
반면, 상기 비트라인(21a)이 하이(High)에서 로우(Low)로 천이하면 제 5 피모스 트랜지스터(NP15)를 오프(Off)에서 온(On) 상태로 변화시켜 비트바라인(21b)에 계속해서 전류를 공급할 수 있게된다.
본 발명에 따른 센스앰프는 공정의 큰 변화 없이 안정된 피드백 루프에 의해 구성소자의 개수를 줄임으로써 레이아웃 면적상 사이즈를 최소화 할 수 있는 효과가 있다.
Claims (4)
- 비트라인에 드레인 단자가 연결되는 제 1 피모스 트랜지스터와,상기 제 1 피모스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고, 상기 제 1 피모스 트랜지스터의 소스단자에 소스단자가 연결되는 제 2 피모스 트랜지스터와,상기 제 2 피모스 트랜지스터의 드레인 단자에 소스단자가 직렬로 연결되는 제 3 피모스 트랜지스터와,상기 제 3 피모스 트랜지스터의 게이트 단자에 출력단이 연결되는 제 1 인버터와,비트바라인에 드레인 단자가 연결되는 제 4 피모스 트랜지스터와,상기 제 4 피모스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고, 상기 제 4 피모스 트랜지스터의 소스단자에 소스단자가 연결되는 제 5 피모스 트랜지스터와,상기 제 5 피모스 트랜지스터의 드레인 단자에 소스단자가 직렬로 연결되는 제 6 피모스 트랜지스터와,상기 제 6 피모스 트랜지스터의 게이트 단자에 출력단이 연결되는 제 2 인버터와,상기 비트라인과 제 2 인버터의 입력단에 접속되는 제 1 딜레이부와,상기 비트바라인과 제 1 인버터의 입력단에 접속되는 제 2 딜레이부를 포함하여 구성됨을 특징으로 하는 센스앰프.
- 제 1 항에 있어서,상기 제 2 피모스 트랜지스터의 게이트 단자는 제 6 피모스 트랜지스터의 드레인 단자에 직렬로 연결되고, 상기 제 6 피모스 트랜지스터의 드레인 단자는 비트바라인에 연결됨을 특징으로 하는 센스앰프.
- 제 1 항에 있어서,상기 제 4 피모스 트랜지스터의 게이트 단자는 제 3 피모스 트랜지스터의 드레인 단자에 직렬로 연결되고, 상기 제 3 피모스 트랜지스터의 드레인 단자는 비트라인에 연결됨을 특징으로 하는 센스앰프.
- 제 1 항에 있어서,상기 제 2 딜레이부 및 비트바라인에 제 3 버퍼가 연결됨을 특징으로 하는 센스앰프.
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