KR0121137B1 - 센스 앰프의 구동 신호 발생 회로 - Google Patents

Abstract

본 발명은 센스 앰프의 구동 신호 발생 회로에 관한 것으로, 종래에는 센스 앰프의 동작 전압을 낮추면 성능 저하로 고속 동작이 어렵고, 외부 전원보다 낮은 레벨의 전압을 사용하는 경우 부하가 커짐은 물론 센싱 전류의 소모 증가로 센싱 초반에 동작이 불안정하게 되므로 메모리 셀의 리프레시 특성이 저하되는 문제점이 있었다. 이러한 점을 감안하여 본 발명은 센스 앰프를 구동하는 풀-업 트랜지스터의 소스단으로 공급되는 전원을 외부 인가 전원과 이보다 전압 레벨이 낮은 전압 발생기의 출력 전원을 모두 이용함으로써 메모리 셀의 리프레시 특성을 향상시키도록 구성한 것으로, 본 발명은 종래에 전압 발생기의 출력 전원만으로 센스 앰프를 구동할 때 나타나는 센싱 속도의 저하, 메모리 셀에 대한 데이타 복귀 레벨의 저하 및 이에 따른 리프레시 특성의 저하등의 문제점을 방지할 수 있다.

Description

센스 앰프의 구동 신호 발생 회로

첨부한 도면은 본 발명의 실시예를 보인 도면이다.

* 도면의 주요 부분에 대한 부호의 설명

MP0-MP5 : 피모스 트랜지스터, MNl-MN3 : 엔모스 트랜지스터,

X1 : 앤드 게이트, X2 : 노아 게이트,

X0 : 반전기.

본 발명은 센스 앰프 구동에 관한 것으로 특히, 외부 인가 전원과 전압 발생기의 출력 전원을 조합하여 센스 앰프를 구동함으로써 센싱 속도를 향상시키고 전압 발생기의 부하를 줄여 고속 동작과 저소비 전력 특성을 갖는 기억 소자에 적합하도록 한 센스 앰프의 구동 신호 발생 회로에 관한 것이다.

일반적으로 센스 앰프의 관련 회로는 1) 센스 앰프, 2) 센스 앰프를 구동하는 풀-업 트랜지스터와 풀-다운 트랜지스터로 이루어진 구동 회로, 3) 각 제어 신호를 발생시키는 제어 회로의 3부분으로 크게 구성되어진다.

상기 구동 회로는 피모스 트랜지스터로 구성되는 풀-업 트랜지스터(pull-up transistor)가 센스 앰프의 피모스 래치의 소스단과 전원 사이를 단속하며, 엔모스 트랜지스터로 구성된 풀-다운 트랜지스터가 센스 앰프의 엔모스 래치의 소스단과 접지 사이를 단속한다.

상기에서 풀-업 트랜지스터와 풀-다운 트랜지스터는 메모리 셀 어레이의 양단과 스트랩(strap) 부분에 배치되는 것이 일반적이다.

상기 풀-업 트랜지스터의 소스단에는 동일한 레벨의 전원을 인가하는 것이 통상적이며, 외부 인가 전원 또는 전압 레벨이 낮은 전압 발생기의 출력 전원이 이용된다.

그리고 풀-업 트랜지스터의 게이트단에는 센스 앰프의 피모스 래치를 제어하는 신호(SPb)가 입력되며 풀-다운 트랜지스터의 게이트단에는 센스 앰프의 엔모프 래치를 제어하는 신호(SN)가 입력된다.

일반적으로 소비 전력이 가장 적은 센싱 방식은 비트 라인을 풀-업 트랜지스터의 소스단에 공급되는 전원의 전압 레벨을 반감한 전압 레벨로 프리-챠지(프리챠지(precharge))하는 것이다.

상기와 같은 특징을 갖는 일반적인 센스 앰프의 동작 과정을 설명하면 다음과 같다.

먼저, 스탠-바이(Stand-by)시에는 제어 신호(SPb)(SN)가 각각 '하이'와 '로우' 레벨을 유지하므로 구동 회로의 풀-업 트랜지스터와 풀-다운 트랜지스터가 각기 턴 오프되어 센스 앰프는 동작하지 않게 된다.

그리고, 액티브(Active)시에는 제어 신호(SPb)(SN)가 각각 '로우'와 '하이' 레벨로 천이하므로 구동 회로의 풀-업 트랜지스터와 풀-다운 트랜지스터가 각기 턴온되어 센스 앰프는 비트 라인에 실린 셀 데이타를 센싱하고 그 센싱한 데이타를 래치하게 된다.

한편, 저소비 전력 특성을 갖는 메모리 소자를 실현하기 위해서는 가장 큰 비중을 차지하는 센싱 전류를 줄여야 하고 이를 위해 풀-업 트랜지스터의 소스단에 공급되는 전원의 전압 레벨을 낮추어야 한다.

그러나, 종래의 센스 앰프 구동 방식에서 센스 앰프의 동작 전압을 낮추면 센스 앰프의 성능이 떨어져 센싱 속도가 저하되므로 고속 동작을 실현하기가 어렵게 되고, 외부 인가 전원보다 낮은 전압 레벨을 갖는 전압 발생기의 출력 전원을 사용하는 경우에는 전압 발생기가 감당해야 할 부하가 매우 커지므로 회로의 설계가 용이하지 않으며, 많은 센싱 전류가 소모되는 센싱 동작 초반에 전압 발생기의 출력 전원이 불안정해진다.

따라서, 종래에는 메모리 셀에 대한 복귀 레벨(restored level)이 낮아짐으로 리프레시(refresh) 특성이 저하되는 문제점이 있었다.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 센스 앰프를 구동하는 풀-업 트랜지스터의 소스단으로 공급되는 전원을 외부 인가 전원과 이보다 전압 레벨이 낮은 전압 발생기의 출력 전원을 모두 이용함으로써 메모리 셀의 리프레시 특성을 향상시키는 센스 앰프의 구동 신호 발생 회로를 제공하는 것을 목적으로 한다.

첨부한 도면은 본 발명의 센스 앰프의 구동 신호 발생 회로도로서 이에 도시한 바와 같이, 외부 전원(VCC)이 소스에 접속된 피모스 트랜지스터(MP1)의 트레인을 각기 병렬 접속된 피모스 트랜지스터(MP2, MP3)(MP4,MP5)를 통해 엔모스 트랜지스터(MN2)(MN3)의 드레인에 접속하여 전압(VDD)과 센스 앰프의 피모스 래치의 소스단(SPC)이 각기 게이트에 접속된 상기 엔모스 트랜지스터(MN2)(MN3)의 소스를 소스가 접지(VSS)에 접속된 엔모스 트랜지스터(MN1)의 드레인에 접속하고, 상기 피모스 트랜지스터(MP4)(MP5) 및 엔모스 트랜지스터(MN3)의 드레인을 노아 게이트(NRl)와 앤드 게이트(NA1)의 일측 단자에 공통 접속하며 제어 신호(SPlb)을 반전기(IN1)의 입력 단자와 상기 노아 게이트(NR1)의 타측 단자에 공통 접속하고 그 노아 게이트(NR1)의 출력 단자를 상기 피모스 트랜지스터(MP1)의 게이트에 접속하며 상기 반전기(IN1)의 출력 단자를 상기 피모스 트랜지스터(MP2)(MP5) 및 엔모스 트랜지스터(MN1)의 게이트와 상기 앤드 게이트(NA1)의 타측 단자에 접속하여 그 낸드 게이트(NA1l)에서 제어 신호(SP2b)를 출력하도록 구성하게 된다.

상기 피모스 트랜지스터(MP3)(MP4)는 전류 미러이다.

이와같이 구성한 본 발명의 동작 및 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명에서는 외부 인가 전원(VCC)으로 센스 앰프를 구동하는 풀-업 트랜지스터를 PU2라 하고, 전압 발생기의 출력 전원(VCC)으로 센스 앰프를 구동하는 풀-업 트랜지스터를 PU1라고 가정한다.

상기 풀-업 트랜지스터(PU1)(PU2)의 게이트 단자에 입력되는 제어 신호를 각각 SP1b, SP2b라 하면 SP1b는 종래의 SPb와 동일한 신호이며 SP2b는 본 발명의 회로에 의해 발생되는 신호이다.

이러한 가정하에서 서로 다른 전원(VDD)(VCC)으로 센스 앰프를 각기 구동하는 풀- 업 트랜지스터(PU1)(PU2)의 제어 신호(SP1b)(SP2b)의 관계를 설명하기로 한다.

먼저, 스탠-바이(stand-by)시에는 풀-업 트랜지스터(PU1)을 제어하는 신호(SP1b)가 하이 상태이므로 노아 게이트(NR1)의 출력이 로우 상태가 되어 피모스 트랜지스터(MP1)가 턴온된다.

이때, 하이인 제어 신호(SP1b)가 입력된 인버터(IN1)의 출력 신호가 로우이므로 피모스 트랜지스터(MP2)(MP5)가 각각 턴온되어 노드(N1),(N2)를 각각 하이로 프리챠지(precharge)되지만 엔모스 트랜지스터(NM1)가 턴오프되어 엔모스 트랜지스터(MN2)(MN3)를 턴오프 상태가 되게 한다.

그러나, 반전기(IN1)의 로우 출력이 일측 단자에 입력된 낸드 게이트(NA1)가 하이인 제어 신호(SP2b)를 출력하게 된다.

따라서, 제어 신호(SP1b)(SP2b)가 모두 하이 상태를 유지하므로 풀-업 트랜지스터(PU1),(PU2)가 모두 턴 오프되어 센스 앰프는 전혀 동작하지 않게 된다.

물론, 제어 신호(SN)도 로우 상태이므로 풀-다운 트랜지스터도 턴 오프된다.

이후, 액티브(active)시에는 제어 신호(SPlb)가 로우 상태가 되면서 PU1을 턴-온시키게 된다.

이때, 로우인 제어 신호(SP1b)에 의해 반전기(IN1)의 출력이 하이가 되므로 피모스 트랜지스터(MP2)(MP5)는 턴-오프되고 엔모스 트랜지스터(MN1)는 턴-온되므로 엔모스 트랜지스터(MN2)(MN3)의 게이트 단자에 각기 입력되는 신호(VDD)(SPC)를 비교하게 된다.

즉, 낸드 게이트(NA1)의 일측 입력 단자에 하이가 인가되므로 제어 신호(SP2b)의 레벨은 노드(N2)의 전위에 의해 결정하게 된다.

따라서, 센스 앰프의 피모스 래치의 소스단(SPC)의 전압 레벨이 전압 발생기의 출력 전압(VDD)의 전압 레벨보다 낮은 센싱 초반에는 노드(N2)가 계속 하이 상태를 유지하고 낸드 게이트(NA1)의 다른쪽 입력도 하이 상태이므로 제어 신호(SP2b)가 로우 상태가 되어 풀-업 트랜지스터(PU2)를 턴온시키게 된다.

이후, 센스 앰프의 피모스 래치의 소스단(SP2)의 전압 레벨이 전압 발생기의 출력 전압(VDD)의 전압레벨보다 높아지는 시점이 되면 노드(N2)의 전위가 로우 상태가 낸드 게이트(NA1)의 출력 단자로 하이 상태인 제어 신호(SP2b)를 출력하므로 풀-업 트랜지스터(PV2)는 턴-호프되어진다.

동시에, 노드(N3)가 하이가 되어 피모스 트랜지스터(MP1)을 턴-오프시킴에 의해 전류 경로를 막아주므로 더 이상의 전류 소모는 없게 되며, 제어 신호(SP1b)가 다시 하이 상태로 되기 전까지는 엔모스 트랜지스터(MN1),(MN3)는 턴-오프 상태를 유지하게 되어 노드(N2)의 전위는 로우 상태를 유지하고 제어 신호(SP2b)도 하이 상태를 유지하게 된다.

즉, 상기의 설명과 같이 센싱 초반에는 풀-업 트랜지스터(PU1)(PU2)가 모두 턴-온되어 센스 앰프를 구동하다가 뒤이어 풀-업 트랜지스터(PU2)를 턴-오프시킴에 의해 풀-업 트랜지스터(PU1)만으로 센스 앰프의 구등을 완료하게 된다.

이후, 제어 신호(SP1b)가 하이가 되면 다시 스탠-바이(stand-by) 상태로 되돌아 간다.

상기에서 상세히 설명한 바와 같이 본 발명은 많은 센싱 전류가 흐르는 센싱 초반에 외부 인가 전원(VCC)과 전압 발생기의 출력 전압(VDD) 양측에서 전류가 공급되어진다.

따라서, 본 발명은 전압 발생기에 걸리는 부하가 현저히 감소하여 전압 발생기의 출력 전원이 센싱시에도 상당히 안정적이고 동작하게 되고, 그 전압 발생기의 설계가 매우 용이하게 되며, 그 전압 발생기의 출력 전원만으로 센스 앰프를 구동할 때 나타나는 센싱 속도의 저하, 메모리 셀에 대한 데이타 복귀 레벨의 저하 및 이에 따른 리프레시 특성의 저하등이 문제점을 방지할 수 있는 효과가 있다.

이에 의해, 본 발명은 외부 인가 전원만으로 센스 앰프를 구동하는 종래의 방식보다 전력 소모를 훨씬 감소시킬수 있다.

Claims (1)

1. 외부 전원(VCC)이 소스에 접속된 피모스 트랜지스터(MP1)의 드레인을 각기 병렬 접속된 피모스 트랜지스터(MP2,MP3)(MP4,MP5)를 통해 엔모스 트래지스터(MN2)(MN3)의 드레인에 접속하여 전압(VDD)과 센스 앰프의 피모스 래치의 소스단(SPC)이 각기 게이트에 접속된 상기 엔모스 트랜지스(MN2)(MN3)의 소스를 소스가 접지(VSS)에 접속된 엔모스 트랜지스터(MN1)의 드레인에 접속하고, 상기 피모스 트랜지스터(MP3)(MP4)의 게이트를 상기 엔모스 트랜지스터(MN1)의 드레인에 접속하며, 상기 피모스 트랜지스터(MP4)(MP5) 및 엔모스 트랜지스터(MN3)의 드레인을 노아 게이트(NR1)와 낸드(NA1)의 일측 단자에 공통 접속하고 제어 신호(SP1b)을 반전기(IN1)의 입력 단자와 상기 노아 게이트(NR1)의 타측 단자에 공통 접속하여 상기 노아 게이트(NR1)의 출력 단자를 상기 피모스 트랜지스터(MP1)의 게이트에 접속하며, 상기 반전기(IN1)의 출력 단자를 상기 피모스 트랜지스터(MP2)(MP5) 및 엔모스 트랜지스터(MN1)의 게이트와 상기 앤드 게이트(NA1l)의 타측 단자에 접속하여 그 낸드 게이트(NA1)에서 제어 신호(SP2b)를 출력하도록 구성한 것을 특징으로 하는 센스 앰프의 구동 신호 발생 회로.