KR19990030377U - 고속 동작 및 전류 감소를 위한 감지 증폭기 - Google Patents

Abstract

본 고안은 전류 소모를 줄이고, 고속의 동작 수행이 가능한 감지 증폭기를 제공하기 위한 것으로, 이를 위해 본 고안은 정비트라인 및 부비트라인과 제1 노드 및 제2 노드 간에 연결되는 래치 수단; 각각의 드레인은 상기 제1 노드 및 상기 제2 노드에 연결되고, 각각의 게이트로 정비트라인 및 부비트라인을 입력받아 상기 비트라인의 신호를 감지하여 상기 래치 수단으로 전달하는 감지증폭용 제1 및 제2 NMOS 트랜지스터; 및 상기 제1 및 제2 NMOS 트랜지스터의 공통 접속된 소오스와 접지 전원 간에 연결되며, 게이트로 감지 증폭 인에이블신호를 입력받아 전류 소오스로 작용하는 제3 NMOS 트랜지스터를 포함하고, 상기 감지 증폭기는 상기 감지 증폭기가 감지 증폭 동작을 수행하기 전에 미리 상기 정비트라인 및 상기 부비트라인의 전위 레벨을 감지하여 정출력 노드 및 부출력 노드의 레벨을 변화시키는 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터를 더 포함한다.

Description

고속 동작 및 전류 감소를 위한 감지 증폭기

본 고안은 반도체 장치의 감지 증폭기에 관한 것으로, 특히 고속의 SRAM, DRAM에 적용할 수 있는 감지 증폭기(sense amplifier)에 관한 것이다.

도 1 내지 도 2는 종래의 감지 증폭기를 도시한 것으로서, 도 1은 차동 증폭기(differential amplifier)를, 도 2는 PMOS 크로스-커플드(cross-coupled) 타입의 감지 증폭기를 각각 나타내는 데, 이는 감지 증폭기의 가장 기본적이고도, 가장 잘 알려진 구조이다. 도 1을 참조하면, 차동 증폭기는 정비트라인(bit)과 부비트라인(/bit)이 각각 게이트에 인가되는 감지증폭용 제1 및 제2 NMOS트랜지스터(12, 13)와, 상기 제1 및 제2 NMOS 트랜지스터(12, 13)의 드레인(drain)과 전원전압 사이에 연결된 전류미러(current mirror)용 제1 및 제2 PMOS 트랜지스터(14, 15)와, 게이트에는 인에이블신호(SE)가 인가되며, 상기 제1 및 제2 NMOS 트랜지스터(12, 13)의 공통 접속된 소오스(source)와 접지 사이에 연결되어 전류 소오스로 작용하는 제3 NMOS 트랜지스터(11)를 포함한다. 차동 증폭기의 출력신호(out)는 상기 제2 NMOS 트랜지스터(13)와 상기 제2 PMOS 트랜지스터(15)의 공통 드레인단으로부터 출력된다. 이러한 차동 증폭기는 전압이득이 낮아 빠른 억세스 시간을 가질 수 없고, 감지 증폭의 동작 시간에 걸쳐 전류가 계속 흐르므로, 전력 소모가 많다. 또한, 억세스 시간을 개선하기 위하여 다단의 차동 증폭기를 사용할 경우 이에 따른 전력 소모가 커져 큰 손실을 가져온다.

도 2를 참조하면, PMOS 크로스-커플드 타입의 감지 증폭기는 정비트라인(bit)과 부비트라인(/bit)이 각각 게이트에 인가되는 감지증폭용 제1 및 제2 NMOS트랜지스터(22, 23)와, 상기 제1 및 제2 NMOS 트랜지스터(22, 23)의 드레인과 전원전압 사이에 연결되고, 각 게이트로 부출력신호(/out) 및 정출력신호(out)를 각각 입력받는 제1 및 제2 PMOS 트랜지스터(24, 25)와, 게이트에는 인에이블신호(SE)가 인가되며, 상기 제1 및 제2 NMOS 트랜지스터(22, 23)의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제3 NMOS 트랜지스터(21)와, 서로 상보적인 이퀄라이즈 제어신호를 게이트로 각각 입력받으며, 드레인과 소스가 서로 공통 접속되어 정출력신호(out) 및 부출력신호(/out)를 이퀄라이즈하는 제3 PMOS 트랜지스터(26), 제4 NMOS 트랜지스터(27)를 포함한다. PMOS 크로스-커플드 타입의 감지 증폭기의 정출력신호(out)는 상기 제1 NMOS 트랜지스터(22)와 상기 제1 PMOS 트랜지스터(24)의 공통 드레인단으로부터 출력되고, 부출력신호(/out)는 상기 제2 NMOS 트랜지스터(23)와 상기 제2 PMOS 트랜지스터(25)의 공통 드레인단으로부터 출력된다. 이러한 PMOS 크로스 커플드 감지 증폭기는 차동 증폭기에 비해 정궤환을 이용하여 억세스 시간이 빠르지만 여전히 전력 소모가 크다는 문제점이 있다.

본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 전류 소모를 줄이고, 고속의 동작 수행이 가능한 감지 증폭기를 제공하는데 그 목적이 있다.

도 1은 종래의 차동 증폭기 회로도.

도 2는 종래의 PMOS 크로스-커플드 감지 증폭기 회로도.

도 3은 본 고안의 감지 증폭기 회로도.

도 4는 본 고안의 시뮬레이션도.

* 도면의 주요 부분에 대한 설명

31 : 래치부

MP1, MP2 : 피모스트랜지스터

MN1, MN2, MN3, MN4, MN5 : 엔모스트랜지스터

상기 목적을 달성하기 위한 본 고안은 정비트라인 및 부비트라인과 제1 노드 및 제2 노드 간에 연결되는 래치 수단; 각각의 드레인은 상기 제1 노드 및 상기 제2 노드에 연결되고, 각각의 게이트로 정비트라인 및 부비트라인을 입력받아 상기 비트라인의 신호를 감지하여 상기 래치 수단으로 전달하는 감지증폭용 제1 및 제2 NMOS 트랜지스터; 및 상기 제1 및 제2 NMOS 트랜지스터의 공통 접속된 소오스와 접지 전원 간에 연결되며, 게이트로 감지 증폭 인에이블신호를 입력받아 전류 소오스로 작용하는 제3 NMOS 트랜지스터를 포함하여 이루어지는 감지 증폭기를 포함하여 이루어진다.

또한, 상기 감지 증폭기는 상기 감지 증폭기가 감지 증폭 동작을 수행하기 전에 미리 상기 정비트라인 및 상기 부비트라인의 전위 레벨을 감지하여 정출력 노드 및 부출력 노드의 레벨을 변화시키는 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터를 더 포함한다.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 살펴본다.

도 3은 본 고안의 일실시예에 따른 감지 증폭기를 나타낸다. 정비트라인(bit)과 부비트라인(/bit)이 각각의 게이트에 인가되는 감지증폭용 제1 및 제2 NMOS트랜지스터(MN4, MN3), 상기 제1 및 제2 NMOS 트랜지스터(MN4, MN3)의 드레인과 정비트라인(bit) 및 부비트라인(/bit) 사이에 연결되는 두 개의 CMOS 인버터로 이루어진 래치부(31), 상기 제1 및 제2 NMOS 트랜지스터(MN4, MN3)의 공통 접속된 소오스와 접지 사이에 연결되며, 게이트로 인에이블신호(SE)를 입력받아 전류 소오스로 작용하는 제3 NMOS 트랜지스터(MN5)를 포함하고, 래치부(31)는 제1 PMOS 트랜지스터(MP4)와 제4 NMOS 트랜지스터(MN2)로 이루어진 제1 CMOS 인버터와 제2 PMOS 트랜지스터(MP3)와 제5 NMOS 트랜지스터(MN1)로 이루어진 제2 CMOS 인버터로 구성되고, 제1 PMOS 트랜지스터(MP4)와 소스 및 드레인이 공통 접속되고, 게이트로 인에이블 신호(SE)를 입력받는 제3 PMOS 트랜지스터(MP2)와, 제2 PMOS 트랜지스터(MP3)와 소스 및 드레인이 공통 접속되고, 게이트로 인에이블 신호(SE)를 입력받는 제4 PMOS 트랜지스터(MP1)를 더 포함한다. 본 고안의 감지 증폭기를 통한 정출력신호(out)는 제1 PMOS 트랜지스터(MP4)와 제4 NMOS 트랜지스터(MN2)의 공통 드레인단으로부터 출력되고, 부출력신호(/out)는 제2 PMOS 트랜지스터(MP3)와 제5 NMOS 트랜지스터(MN1)의 공통 드레인단으로부터 출력된다. 즉, 정출력신호(out)는 제1 CMOS 인버터의 출력 신호와 접속되고, 부출력신호(/out)는 제2 CMOS 인버터의 출력 신호와 접속되어 이루어진다.

상기와 같은 구성을 갖는 본 고안의 일실시예에 따른 감지 증폭기의 동작을 살펴본다.

먼저, 감지 증폭 인에이블 신호(SE)가 논리 레벨 로우(LOW)인 경우(프리차지(precharge) 동작 시)에는 하이(HIGH)레벨 혹은 로우레벨로 정비트라인(bit) 및 부비트라인(/bit)이 프리차지되고, 이때 워드라인에 의해 메모리 셀이 선택되면 정비트라인(bit) 및 부비트라인(/bit)의 레벨이 서서히 변화하고, 감지 증폭 인에이블 신호(SE)를 게이트 입력으로 받는 제3 PMOS 트랜지스터(MP2) 및 제4 PMOS 트랜지스터(MP1)가 턴-온되어 감지 증폭기가 동작 상태에 들어가기 전에 정비트라인(bit) 및 부비트라인(/bit)의 변화된 레벨을 출력 노드인 노드 1(N1) 및 노드 2(N2)로 전달하여 빠른 감지 증폭을 가능하도록 한다.

감지 증폭 인에이블 신호(SE)가 논리 레벨 로우에서 하이로 천이되면, 제3 NMOS 트랜지스터(MN5)가 턴-온되고, 래치부(31)를 이루는 제1 PMOS 트랜지스터(MP4), 제4 NMOS 트랜지스터(MN2), 제2 PMOS 트랜지스터(MP3), 제5 NMOS 트랜지스터(MN1)가 동작하게 되어 정비트라인(bit) 및 부비트라인(/bit)이 안정된 레벨을 갖게 된다. 워드라인에 의해 메모리 셀이 선택되면 정비트라인(bit) 및 부비트라인(/bit)에 약간의 전압차가 생겨 이 전압차로 인해 제1 NMOS 트랜지스터(MN4)와 제2 NMOS 트랜지스터(MN3)에 흐르는 전류에 차이를 주어 결국 래치부(31)의 제4 NMOS 트랜지스터(MN2)와 제5 NMOS 트랜지스터(MN1)의 소스 전압 차를 만든다.

예를 들어, 정비트라인(bit)에 논리레벨 하이의 데이터가 실리고, 부비트라인(/bit)에 논리레벨 로우의 데이터가 실리는 경우에 대해 본 고안의 감지 증폭 동작을 설명한다. 양 비트라인에 인가된 데이터 레벨에 의해 제1 NMOS 트랜지스터(MN4)는 턴-온, 제2 NMOS 트랜지스터(MN3)는 턴-오프되어 제1 NMOS 트랜지스터(MN4)의 드레인 전압이 제2 NMOS 트랜지스터(MN3)에 비해 낮아진다. 그로 인해, 제4 NMOS 트랜지스터(MN2)의 게이트-소스 전압이 제5 NMOS 트랜지스터(MN1)보다 더 커져 제4 NMOS 트랜지스터(MN2)에 더 많은 양의 전류가 흐르게 되어, 정출력신호(out)이자 제1 CMOS 인버터의 출력 노드인 노드 1(N1)의 전압 레벨을 더 떨어뜨린다. 이때, 제1 CMOS 인버터의 출력 노드를 입력으로 받는 제2 CMOS 인버터의 제2 PMOS 트랜지스터(MN2)를 턴-온시켜 부출력신호(/out)의 전압 레벨을 상승시킨다. 결국 정출력신호(out)는 논리 레벨 로우로, 부출력신호(/out)는 논리 레벨 하이로 출력된다. 다시 말해, 정비트라인(bit)의 전압 차이가 래치부(31)를 이루는 NMOS 트랜지스터의 게이트와 소스 전압 차이를 야기하고, 정궤환에 의해 Vgs 값의 차이를 더 크게 해 주므로, 래치의 스위칭이 빠르게 일어난다. 또한 CMOS 인버터로 이루어진 래치이기 때문에 스위칭이 일어난 후 감지 증폭 인에이블 신호(SE)가 계속 들어와도 더 이상 동작 전류는 흐르지 않아 전력 소모가 줄어든다.

도 4는 메모리 셀의 읽기 인에이블 신호(read_en)가 엑티브된 이후 셀 데이터의 감지 증폭을 본 고안과 종래 기술의 감지 증폭기 출력신호를 통해 비교한 시뮬레이션도로서, 본 고안에서 제안한 감지 증폭기의 출력 신호가 종래의 경우보다 약 60%정도 더 빨리 출력됨을 알 수 있다.

이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 고안은, 래치 타입으로 감지 증폭기를 구성하여 래치의 스위칭 속도를 개선함으로써, 감지 증폭의 동작 속도를 개선하고, CMOS 인버터로 래치를 구성하여 스위칭이 일어난 후 감지 증폭 인에이블 신호가 계속 들어와도 더 이상 동작 전류가 흐르지 않아 전력 소모를 줄일 수 있는 효과가 있다.

또한, 감지 증폭기가 동작하지 않는 상태에서의 정비트라인 및 부비트라인의 전압레벨 변화를 출력 노드로 미리 전달하는 PMOS 트랜지스터를 두어 감지 증폭의 동작을 빠르게 개선하였다.

Claims (4)

1. 정비트라인 및 부비트라인과 제1 노드 및 제2 노드 간에 연결되는 래치 수단;

   각각의 드레인은 상기 제1 노드 및 상기 제2 노드에 연결되고, 각각의 게이트로 정비트라인 및 부비트라인을 입력받아 상기 비트라인의 신호를 감지하여 상기 래치 수단으로 전달하는 감지증폭용 제1 및 제2 NMOS 트랜지스터; 및

   상기 제1 및 제2 NMOS 트랜지스터의 공통 접속된 소오스와 접지 전원 간에 연결되며, 게이트로 감지 증폭 인에이블신호를 입력받아 전류 소오스로 작용하는 제3 NMOS 트랜지스터

   를 포함하여 이루어지는 감지 증폭기.
2. 제 1 항에 있어서,

   상기 래치 수단은

   상기 부비트라인과 정출력 노드 간에 접속되는 제1 PMOS 트랜지스터와 상기 정출력 노드와 상기 제1 노드 간에 접속되는 제4 NMOS 트랜지스터로 이루어지는 제1 CMOS 인버터; 및

   상기 정비트라인과 부출력 노드 간에 접속되는 제2 PMOS 트랜지스터와 상기 부출력 노드와 상기 제2 노드 간에 접속되는 제5 NMOS 트랜지스터로 이루어지는 제2 CMOS 인버터

   를 포함하여 이루어지고, 상기 제1 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터는 게이트로 상기 제2 CMOS 인버터의 출력 신호를 각각 입력받고, 상기 제2 PMOS 트랜지스터와 상기 제5 NMOS 트랜지스터는 게이트로 상기 제1 CMOS 인버터의 출력 신호를 각각 입력받는 감지 증폭기.
3. 제 2 항에 있어서,

   소스 및 드레인이 상기 제1 PMOS 트랜지스터와 공통 접속되고, 게이트로 상기 감지 증폭 인에이블신호를 입력받는 제3 PMOS 트랜지스터; 및

   소스 및 드레인이 상기 제2 PMOS 트랜지스터와 공통 접속되고, 게이트로 상기 감지 증폭 인에이블신호를 입력받는 제4 PMOS 트랜지스터

   를 더 포함하여 이루어지는 감지 증폭기.
4. 제 3 항에 있어서,

   상기 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터는

   상기 감지 증폭기가 감지 증폭 동작을 수행하기 전에 미리 상기 정비트라인 및 상기 부비트라인의 전위 레벨을 감지하여 상기 정출력 노드 및 상기 부출력 노드의 레벨을 변화시키는 감지 증폭기.