KR20000043230A

KR20000043230A - 데이타 입력버퍼

Info

Publication number: KR20000043230A
Application number: KR1019980059580A
Authority: KR
Inventors: 박진남
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2000-07-15

Abstract

본 발명은 외부 입력신호를 내부 회로동작에 적합한 신호로 버퍼링하여 출력하는 데이타 입력버퍼에 관한 것으로, 특히 인에이블 제어신호에 의해 동작이 활성화되어 양측 프리차지노드를 전원전압수준으로 선택적으로 프리차지시키는 프리차지수단과; 상기 양측 프리차지노드에 각각 연결되며 상기 인에이블 제어신호에 따라 스위칭이 제어되어 전체회로의 인에이블여부를 제어하는 인에이블 제어수단과; 상기 인에이블 제어수단과 접지단 사이에 연결되며, 데이타 입력단으로 입력되는 단일 데이타신호를 전달받아 상보 전위레벨을 갖는 두 신호로 전환하여 이를 차동 증폭하는 차동 증폭수단과; 상기 데이타 입력신호의 상태에 따라 천이된 상기 제1 및 제2 프리차지노드의 전위를 입력받아 이를 래치시켜 출력하는 래치수단을 구비하므로써, 설계상의 면적을 크게 감소시키면서 전압비교의 고속수행을 가능케 한 데이타 입력버퍼에 관한 것이다.

Description

데이타 입력버퍼

본 발명은 외부로부터 인가되는 TTL(transistor-transistor logic)레벨의 신호를 내부회로에 적합한 CMOS레벨의 신호로 전환하여 발생시키는 데이타 입력버퍼에 관한 것으로, 보다 상세하게는 내부적으로 상보 전위레벨을 갖는 두 입력신호를 발생시켜 고속의 전압비교를 수행하므로써 설계면적의 감소 및 고속화를 실현한 데이타 입력버퍼에 관한 것이다.

일반적으로, 반도체 메모리소자-특히 디램(DRAM) 등이 고속화되면서 빠른 주기가 요구되고 있으며, 외부 입력신호 레벨(TTL레벨)을 내부 입력신호 레벨(CMOS레벨)로 버퍼링하는 입력버퍼에도 빠른 응답특성이 요구되고 있다.

뿐만 아니라, 저전력 동작에 대한 요구로 인해 작은 스윙폭으로 입력되는 외부 입력신호에 대해서도 알맞게 대처할 수 있는 데이타 입력버퍼에 대한 요구가 절실해지고 있는 실정이다.

그리고, 데이타 입력버퍼는 외부 데이타 입력신호를 반도체 소자의 내부와 연결해주는 역할을 하기 때문에 외부 데이타 입력신호를 잘못 전달할 경우에는 소자 자체가 오동작을 일으켜서 시스템 전체가 마비되는 일이 발생될 수 있으며, 통상적으로 전원선의 흔들림에 따라 많은 영향을 받기 때문에 그 설계시 입력버퍼 자체의 노이즈 특성도 강화해야 하지만 입력버퍼에 사용되는 전원선도 노이즈로부터 영향을 받지 않도록 설계해야 하는 매우 중요한 장치이다.

그래서, 종래에는 외부 입력신호 레벨과 기준전압(Reference Voltage: Vref) 을 비교 증폭한 값을 출력하는 차동 증폭기 구성의 데이타 입력버퍼를 사용하였는데, 이러한 차동 증폭기 구성의 데이타 입력버퍼는 기준전압 발생기의 전압 레벨(Voltage Level)이 항상 Vih > Vref > Vil 사이에 존재하도록 해야하며, 동작속도가 고속화될수록 신호가 노이즈에 매우 민감해지기 때문에 입력버퍼에 들어가는 접지전위(Vss)에 노이즈(Noise)가 실리지 않도록 하는 것이 매우 중요하다.

예를들면, 기준전압(이하 'Vref'라 칭함) 레벨이 접지전위(이하 'Vss'라 칭함)에 실린 노이즈 레벨 + 문턱전위(이하 'Vtn'라 칭함) 보다 클 경우 차동 증폭기가 동작이 되며, Vref 레벨이 Vss에 실린 노이즈 레벨 + Vtn보다 작을 경우에는 차동 증폭기가 동작되지 않게 된다. 그래서, 고주파수나 작은 스윙폭으로 입력되는 입력신호에 대해서는 정상동작하지 못하고 오동작을 유발하는 문제가 있다.

상기 이유로 인해, 차동 증폭기 구조로 이루어진 종래의 입력버퍼는 동작속도가 여러가지 이유로 제한되어 고속화를 실현하는데 어려움이 따르는 문제점이 있 다.

또한, 하나의 입력신호에 대해 전위비교를 위한 기준전위신호가 별도로 입력되어야 되기 때문에, 설계 면적상으로도 효율이 떨어지는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 설계면적을 효과적으로 줄이면서 고속화실현을 가능케 한 데이타 입력버퍼를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 입력버퍼는 인에이블 제어신호에 의해 동작이 활성화되어 양측 프리차지노드를 전원전압수준으로 선택적으로 프리차지시키는 프리차지수단과;

상기 양측 프리차지노드에 각각 연결되어 상기 인에이블 제어신호에 따라 스위칭이 제어되어 전체회로의 인에이블여부를 제어하는 인에이블 제어수단과;

상기 인에이블 제어수단과 접지단 사이에 연결되며, 데이타 입력단으로 입력되는 단일 데이타신호를 전달받아 상보 전위레벨을 갖는 두 신호로 전환하여 이를 차동 증폭하는 차동 증폭수단과;

상기 데이타 입력신호의 상태에 따라 천이된 상기 제1 및 제2 프리차지노드의 전위를 입력받아 이를 래치시켜 출력하는 래치수단을 구비하는 것을 특징으로 한다.

도 1 은 본 발명에 따른 데이타 입력버퍼를 나타낸 회로도

<도면의 주요부분에 대한 부호의 설명>

10: 프리차지수단 20: 인에이블수단

30: 차동 증폭수단 40: 래치수단

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 1 은 본 발명에 따른 데이타 입력버퍼의 회로도를 나타낸 것으로, 인에이블 제어신호(en)에 의해 동작이 활성화되어 양측 프리차지노드(N1, N2)를 선택적으로 전원전압(Vdd)수준으로 프리차지시키는 프리차지수단(10)과; 상기 양측 프리차지노드(N1, N2)에 각각 연결되어 상기 인에이블 제어신호(en)에 따라 스위칭이 제어되어 전체회로의 인에이블여부를 제어하는 인에이블 제어수단(20)과; 상기 인에이블 제어수단(20)과 접지단(Vss) 사이에 연결되며, 데이타 입력단(data_in)으로 입력되는 단일 데이타신호를 전달받아 상보 전위레벨을 갖는 두 신호(/data, data)로 전환한 후 이들 신호를 입력받아 차동 증폭하는 차동 증폭수단(30)과; 상기 데이타 입력신호(data)의 상태에 따라 천이되는 상기 제1 및 제2 프리차지노드(N1, N2)의 전위를 입력받아 이를 래치시켜 출력하는 래치수단(40)을 구비한다.

상기 프리차지수단(10)은 전원전압(Vdd) 인가단과 양측 프리차지노드(N1, N2) 사이에 각각 연결되며, 각각의 게이트단으로 인에이블 제어신호(en)가 인가되는 두 PMOS 트랜지스터(MP1, MP2)와, 상기 PMOS 트랜지스터와 각각 병렬로 연결되며 각각의 게이트단으로 상기 양측 프리차지노드(N1, N2)의 전위가 크로스 커플구조로 인가되는 또 다른 두 PMOS 트랜지스터(MP3, MP4)로 구성된다.

그리고, 상기 인에이블 제어수단(20)은 상기 인에이블 제어신호(en)가 각각의 게이트단으로 인가되며 상기 양측 프리차지노드(N1, N2)와 각각의 노드(N3, N4)사이에 연결된 제1 및 제2 스위칭소자를 구비한다.

동 도면의 경우, 상기 제1 및 제2 스위칭소자를 각각 NMOS트랜지스터(MN1, MN2)로 도시한다.

또한, 상기 차동 증폭수단(30)은 상기 인에이블수단(20)의 두 출력단(N3, N4)과 접지단(Vss) 사이에 각각 연결된 NMOS 트랜지스터(MN3, MN4)와, 상기 두 NMOS 트랜지스터(MN3, MN4)의 게이트단 사이에 상호 직렬연결되며 각각의 게이트단으로는 상기 상보 전위레벨을 갖는 데이타신호(/data, data)가 인가되고 각각의 드레인단은 상기 인에이블 제어수단(20)의 두 출력단(N3, N4)에 크로스 커플구조로 연결된 두 NMOS 트랜지스터(MN5, MN6)를 구비한다.

그리고, 상기 래치수단(40)은 상기 두 프리차지노드(N1, N2)가 각각의 일측 입력단에 연결되며 상호 출력단이 각각의 타측 일입력단으로 피드백되는 2개의 낸드게이트(NAND1, NAND2)로 이루어진 RS-플립플롭으로 이루어진다.

이하, 상기 구성을 갖는 본 발명에 따른 데이타 입력버퍼의 동작을 살펴보기로 한다.

우선, 상기 인에이블 제어신호(en)가 '로직로우' 레벨로 인가되는 경우, 즉 대기모드시에는 상기 프리차지수단(10)을 이루는 두 PMOS 트랜지스터(MP1, MP2)가 모두 턴-온되고, 상기 인에이블 제어수단(20)을 이루는 두 NMOS 트랜지스터(MN1, MN2)는 모두 턴-오프되어져 결과적으로, 양측 프리차지노드(N1, N2)에 전원전압(Vdd)를 공급하여 이들 프리차지노드(N1, N2)를 상기 전원전압(Vdd)수준으로 프리차지시키게 된다.

그런 다음, 상기 인에이블 제어신호(en)가 '로직하이'로 천이되어 인가되어지면 즉, 동작모드로 진입하게 되면 상기 인에이블 제어수단(20)을 이루는 두 NMOS 트랜지스터(MN1, MN2)가 모두 턴-온되어 상기 두 프리차지노드(N1, N2)의 전위가 각각의 노드(N3, N4)로 전달되어 진다.

이 상태에서, 외부로부터 데이타 입력단(data_in)에 '로직하이'의 신호를 인가하게 되면, 상기 차동 증폭수단(30)을 이루는 NMOS 트랜지스터(MN6)는 턴-온되고, 반대로 상기 '로직하이'의 입력신호가 인버터(I1)를 거쳐 반전된 신호를 게이트단으로 인가받는 다른 NMOS 트랜지스터(MN5)는 턴-오프되어 진다.

이에 따라, 상기 턴-온된 NMOS 트랜지스터(MN6)에 의해 상기 노드(N3)의 '하이레벨' 전위는 NMOS 트랜지스터(MN4)의 게이트단으로 인가되어 이를 턴-온시키므로써, 상기 노드(N4)의 전위는 접지되게 된다.

그래서, 상기 양측 프리차지 노드(N1, N2)의 전위는 각각 '로직하이' 와 '로직로우'로 천이되면서 후단의 래치수단(40)의 입력단으로 전달되며 결국, 출력단(/data_out)으로는 상기 '로직하이'레벨을 갖는 입력 데이타신호(data_in)의 반전 신호값인 '로직로우' 신호가 출력된다.

한편, 외부로부터 입력되는 입력 데이타신호(data_in)가 '로직로우'레벨의 신호일 경우에는 상기 차동 증폭수단(30)을 이루는 NMOS 트랜지스터(MN5)가 턴-온되고, 반대로 상기 '로직로우'의 입력신호가 인버터(I1)를 거쳐 반전된 '하이레벨'신호를 게이트단으로 인가받는 다른 NMOS 트랜지스터(MN5)는 턴-온되게 된다.

이에 따라, 상기 턴-온된 NMOS 트랜지스터(MN5)에 의해 상기 노드(N4)의 '하이레벨' 전위는 NMOS 트랜지스터(MN3)의 게이트단으로 인가되어 이를 턴-온시키므로써, 상기 노드(N3)의 전위를 접지시키게 된다.

그래서, 상기 양측 프리차지 노드(N1, N2)의 전위는 각각 '로직로우' 와 '로직하이'로 천이되면서 후단의 래치수단(40)의 입력단으로 전달되며, 이에 의해 출력단(/data_out)으로는 상기 '로직로우'레벨을 갖는 입력 데이타신호(data_in)의 반전신호값인 '로직하이'의 신호가 버퍼링되어 출력되게 된다.

이상에서 설명한 바와같이 본 발명에 따른 데이타 입력버퍼에 의하면, 단일 입력신호를 전달받아 내부적으로 상보 전위레벨을 갖는 두 입력신호를 발생시켜 이를 이용하므로써, 별도의 비교전압(reference voltage) 입력을 위한 회로부가 요구되지 않기 때문에 설계상의 면적을 크게 감소시킬 수 있는 매우 뛰어난 효과가 있다.

또한, 전압비교를 빠르게 수행하므로써 전체적인 소자의 고속화 실현을 가능하게 하는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

인에이블 제어신호에 의해 동작이 활성화되어 양측 프리차지노드를 선택적으로 전원전압수준으로 프리차지시키는 프리차지수단과;

상기 양측 프리차지노드에 각각 연결되며 상기 인에이블 제어신호에 따라 스위칭이 제어되어 전체회로의 인에이블여부를 제어하는 인에이블 제어수단과;

상기 인에이블 제어수단과 접지단 사이에 연결되며, 데이타 입력단으로 입력되는 단일 데이타신호를 전달받아 상보 전위레벨을 갖는 두 신호로 전환하여 이를 차동 증폭하는 차동 증폭수단과;

상기 데이타 입력신호의 상태에 따라 천이된 상기 제1 및 제2 프리차지노드의 전위를 입력받아 이를 래치시켜 출력하는 래치수단을 구비하는 것을 특징으로 하는 데이타 입력버퍼.
제 1 항에 있어서,

상기 차동 증폭수단은 상기 인에이블 제어수단의 두 출력단과 접지단 사이에 각각 연결된 제1 및 제2 NMOS 트랜지스터와;

상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트단 사이에 상호 직렬연결되며, 각각의 게이트단으로는 상기 상보 전위레벨을 갖는 데이타신호가 인가되고 각각의 드레인단은 상기 인에이블 제어수단의 두 출력단에 크로스 커플구조로 연결된 제3 및 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이타 입력버퍼.
제 1 항에 있어서,

상기 래치수단은 2개의 낸드게이트로 이루어진 RS-플립플롭을 구비하는 것을 특징으로 하는 데이타 입력버퍼.