KR100334868B1 - 리프레쉬커맨드의제어를받는고전압발생장치 - Google Patents

리프레쉬커맨드의제어를받는고전압발생장치 Download PDF

Info

Publication number
KR100334868B1
KR100334868B1 KR1019980061889A KR19980061889A KR100334868B1 KR 100334868 B1 KR100334868 B1 KR 100334868B1 KR 1019980061889 A KR1019980061889 A KR 1019980061889A KR 19980061889 A KR19980061889 A KR 19980061889A KR 100334868 B1 KR100334868 B1 KR 100334868B1
Authority
KR
South Korea
Prior art keywords
high voltage
refresh
signal
normal
node
Prior art date
Application number
KR1019980061889A
Other languages
English (en)
Other versions
KR20000045331A (ko
Inventor
임양규
이병재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980061889A priority Critical patent/KR100334868B1/ko
Publication of KR20000045331A publication Critical patent/KR20000045331A/ko
Application granted granted Critical
Publication of KR100334868B1 publication Critical patent/KR100334868B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 고전압 발생장치에 관한 것으로, 보다 상세하게는 리드/라이트용 고전압을 제어하는 리프레쉬 감지회로를 구비하여 리프레쉬 동작시 불필요한 전력소모를 방지하기 위한 리프레쉬 커맨드의 제어를 받는 고전압 발생장치에 관한 것으로, 상기 목적 달성을 위해 블록선택 전 입력되는 두 신호에 의해 고전압 발생을 제어하는 고전압 제어부와; 블록선택 후 입력되는 어드레스 신호에 의해 턴온되어 노멀/리프레쉬 동작시 상기 고전압 제어부 출력단으로 고전압 구동신호를 출력하는 노멀/리프레쉬 구동부와; 상기 고전압 제어부의 출력단에 접속되어 노멀/리프레쉬 동작시 상기 고전압 구동신호를 래치하는 래치부와; 상기 래치신호를 반전출력하는 제1 반전부와; 상기 제1 반전부 출력신호를 반전출력하여 고전압을 발생시키는 제2 반전부를 포함하는 반도체 메모리 소자의 고전압 발생장치에 있어서, 리프레쉬 동작을 감지출력하는 리프레쉬 감지수단과; 상기 노멀/리프레쉬 구동부 입력단과 접지단 사이에 연결되며 리프레쉬 동작시 상기 리프레쉬 감지수단의 출력신호에 턴오프되어 고전압 발생을 제어하는 리프레쉬 고전압 제어수단을 구비한다.

Description

리프레쉬 커맨드의 제어를 받는 고전압 발생장치{A high voltage generation device controlled by a refresh command}
본 발명은 반도체 메모리 소자의 고전압 발생장치에 관한 것으로, 보다 상세하게는 리드/라이트용 고전압을 제어하는 리프레쉬 감지회로를 구비하여 리프레쉬 동작시 불필요한 전력소모를 방지하기 위한 리프레쉬 커맨드의 제어를 받는 고전압 발생장치에 관한 것이다.
첨부도면 도 1a와 도 1b는 기존 리드/라이트용 고전압 발생회로에 대한 전반적인 설명을 위해 도시한 블록도이다.
일반적으로, 로오 어드레스와 로오 액티브 커맨드가 입력으로 들어오면 각각의 제어신호들을 생성해내며, 이 신호들은 로오 제어부(1)의 입력으로 들어가 프리차지 상태를 끊어주고 메모리 어레이에서 데이터를 가지고 올 수 있는 상태로 만들게 된다.
이어, 워드라인이 인에이블되어 비트라인에 데이터가 실리고 비트라인 센스앰프(5)가 동작하여 한쌍의 비트라인을 하이와 로우로 만든다.
다음, 리드 커맨드가 입력이 되어 칼럼 어드레스에 의해 칼럼라인이 열리게 되면 로우컬 데이터 버스에 데이터가 실리고 다시 글로벌 데이터 버스라인에 실린 데이터는 데이터 버스 센스앰프(7)에 의해 증폭과정을 거쳐 칩 외부로 출력이 된다.
여기서, 로우컬 데이터 버스라인은 Half Vcc로, 글로벌 데이터 버스라인은 Full Vcc로 프리차지되어 있어 리드 커맨드가 입력되기 전에 두 데이터 버스라인은 같은 레벨로 만들어주어야 한다.
이러한 역할을 담당하는 것이 로오 제어부(1)에 있는 리드/라이트용 고전압 발생부(2)에서 만들어지는 고전압이다.
첨부도면 도 2와 도 5a는 기존의 고전압 발생회로 및 그 동작관계를 나타낸 타이밍도이다.
도 2에 도시되어 있는 바와 같이 로오 어드레스가 입력되지 않았을 때는 도 5a의 (a)와 (b)에 도시된 바와 같이 두 입력신호 wlcb-blk와 sgb가 로직 하이상태에 있어
고전압 bs-vpp는 로직 로우로 되어 있다가 어드레스 신호에 의해 블록이 선택되면 두 입력신호 wlcb-blk와 sgb가 로직 로우로 되고 고전압 bs-vpp는 로직 하이로 인에이블된다.
고전압 발생회로가 디세이블되는 과정은 첨부도면 도 5a의 (c)에 도시된 바와 같이 로오 어드레스가 먼저 디세이블 된 이후에 두 입력신호 wlcb-blk와 sgb에 의해 고전압 bs-vpp가 로직 로우롤 디세이블 된다.
즉, 기존의 고전압 발생회로는 이상에서 살펴본 바와 같이 로오 어드레스가 선택만 되면 고전압 bs-vpp가 발생된다.
다음, 로오 액티브 커맨드가 들어오면 도 1b에 도시된 바와 같이 선택된 블록의 비트라인 프리차지 전압이 디세이블되어 Half Vcc(vblp)로 잡혀있던 비트라인과 로우컬 데이터 버스라인의 레벨을 끊어주고, 고전압 bs-vpp가 인에이블되어 로우컬 데이터 버스라인을 글로벌 데이터 버스라인과 연결하여 로우컬 데이터 버스라인을 Full Vcc로 만든다.
따라서, 리드 커맨드가 입력되지 않아 칼럼라인이 인에이블되지 않아도 기존의 고전압 발생회로에서는 로오 어드레스에 의해 고전압이 발생된다.
한편, 로우컬 데이터 버스라인과 글로벌 데이터 버스라인을 같은 레벨로 만드는 것은 데이터를 라이트/리드 하기 위한 것으로, 리프레쉬를 위해 워드라인을 인에이블하는 동작에서는 고전압을 발생시킬 필요가 없다.
특히, 셀프 리프레쉬 동작시에는 상기한 동작으로 많은 양의 커런트 소모가 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 리프레쉬 동작시 리프레쉬 커맨드를 감지하는 감지장치를 구비하여 고전압을 디세이블시켜 주므로써 리프레쉬 동작에서 불필요하게 발생되는 커런트 소모를 제거하기 위한 리프레쉬 커맨드에 제어받는 고전압 발생장치를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명은 블록선택 전 입력되는 두 신호에 의해 고전압 발생을 제어하는 고전압 제어부와;
블록선택 후 입력되는 어드레스 신호에 의해 턴온되어 노멀/리프레쉬 동작시 상기 고전압 제어부 출력단으로 고전압 구동신호를 출력하는 노멀/리프레쉬 구동부와;
상기 고전압 제어부의 출력단에 접속되어 노멀/리프레쉬 동작시 상기 고전압 구동신호를 래치하는 래치부와;
상기 래치신호를 반전출력하는 제1 반전부와;
상기 제1 반전부 출력신호를 반전출력하여 고전압을 발생시키는 제2 반전부를 포함하는 반도체 메모리 소자의 고전압 발생장치에 있어서,
리프레쉬 동작을 감지출력하는 리프레쉬 감지수단과;
상기 노멀/리프레쉬 구동부 입력단과 접지단 사이에 연결되며 리프레쉬 동작시 상기 리프레쉬 감지수단의 출력신호에 턴오프되어 고전압 발생을 제어하는 리프레쉬 고전압 제어수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a와 도 1b는 종래기술에 따른 전반적인 메모리 소자의 내부 구성관계를 도시한 블록도.
도 2는 상기 도 1의 리드/라이트용 고전압 발생부에 대한 상세회로도.
도 3은 본 발명의 일실시예에 따른 전반적인 메모리 소자의 내부 구성관계를 도시한 블록도.
도 4는 상기 도 3의 리드/라이트용 고전압 발생부 및 리프레쉬 감지부에 대한 상세회로도.
도 5a는 상기 도 2에 대한 동작타이밍도.
도 5b는 상기 도 4에 대한 동작타이밍도.
<도면의 주요부분에 대한 부호의 설명>
1 : 로오 제어부 2 : 리드/라이트용 고전압 발생부
3 : 메모리 셀 어레이 4 : 서브 워드라인 구동부
5 : 비트라인 센스앰프 6 : 서브 홀
7 : 데이터 버스 센스앰프 8, 14 : 리프레쉬 감지부
9 : 고전압 제어부 10 : 노멀/리프레쉬 구동부
11 : 래치부 12 : 제1 반전부
13 : 제2 반전부 15 : 리프레쉬 고전압 제어부
첨부도면 도 3은 본 발명의 일실시예에 따른 리프레쉬 커맨드의 제어를 받는 고전압 발생회로를 나타낸 것이다.
여기서, 본 발명과 관련하여 중요한 구성요소는 리드/라이트용 고전압 발생부(2)와 리프레쉬 감지부(14)이며 나머지 서브 워드라인 구동부(4), 메모리 셀 어레이(3), 비트라인 센스앰프(5), 데이터 센스앰프 등은 본 발명과 직접적인 관련이없으므로 이에 대한 설명은 생략한다.
이하에서는 첨부도면 도 4와 도 5b를 참조하여 본 발명의 구성 및 동작관계를 상세히 살펴본다.
첨부도면 도 4는 고전압 입력단과 제1 노드(N1) 사이에 연결되며 게이트가 제2 노드(N2)에 접속되는 제1 피모스형 트랜지스터(MP1)와; 게이트가 상기 제1 노드(N1)에 접속되며 고전압 입력단과 상기 제2 노드(N2) 사이에 연결되는 제2 피모스형 트랜지스터(MP2)와; 상기 제1 노드(N1)와 접지전압 단자 사이에 연결되며 두 입력신호에 의해 구동되는 고전압 제어부(9)와; 상기 제2 노드(N2)와 제3 노드(N3) 사이에 연결되며 두 어드레스 신호에 의해 구동되는 노멀/리프레쉬 구동부(10)와; 상기 제2 노드(N2)와 제4 노드(N4) 사이에 접속되어 래치기능을 수행하는 래치부(11)와; 상기 제4 노드와 제5 노드(N5) 사이에 접속되어 반전기능을 수행하는 제1 반전부(12)와; 상기 제5 노드에 접속되어 고전압을 발생시키는 제2 반전부(13)와; 셀프 리프레쉬 신호(Self ref)와 오토 리프레쉬 신호(Auto ref)를 논리연산하여 리프레쉬 감지신호를 출력하는 리프레쉬 감지부(14)와; 상기 제3 노드(N3)와 접지전압 단자 사이에 연결되며 상기 리프레쉬 감지신호에 의해 동작하여 리프레쉬 동작시 고전압 발생을 제어하는 리프레쉬 고전압 제어부(15)로 구성된다.
상기 고전압 제어부(9)는 드레인 단자가 상기 제1 노드(N1)에 접속되며 게이트로 wlcb-blk 신호가 인가되는 제1 엔모스형 트랜지스터(MN1)와; 상기 제1 엔모스형 트랜지스터(MN1) 소오스 단자와 접지전압 단자 사이에 연결되며 게이트로 sgb 신호가 인가되는 제2 엔모스형 트랜지스터(MN2)와; 게이트가 상기 제2 노드(N2)에접속되며 상기 제1 노드(N1)와 접지전압 단자 사이에 연결되는 제3 엔모스형 트랜지스터(MN3)로 구성된다.
상기 노멀/리프레쉬 구동부(10)는 게이트로 어드레스 ADD0이 인가되며 상기 제2 노드(N2)와 제3 노드(N3) 사이에 연결되는 제4 엔모스형 트랜지스터와; 게이트로 어드레스 ADD1이 인가되며 상기 제2 노드(N2)와 제3 노드(N3) 사이에 연결되는 제5 엔모스형 트랜지스터(MN5)로 구성된다.
상기 래치부(11)는 게이트가 상기 제2 노드(N2)에 접속되며 고전압 입력단과 제4 노드(N4) 사이에 연결되는 제3 피모스형 트랜지스터(MP3)와; 게이트가 상기 제2 노드(N2)에 접속되며 상기 제4 노드와 접지전압 단자 사이에 연결되는 제7 엔모스형 트랜지스터(MN7)와; 게이트가 상기 제4 노드에 접속되며 상기 제2 노드(N2)와 접지전압 단자 사이에 연결되는 제8 엔모스형 트랜지스터(MN8)로 구성된다.
상기 제1 반전부(12)는 게이트가 상기 제4 노드에 접속되며 고전압 입력단과 제5 노드(N5) 사이에 연결되는 제4 피모스형 트랜지스터(MP4)와; 게이트가 상기 제4 노드에 접속되며 제5 노드와 접지전압 단자 사이에 연결되는 제9 엔모스형 트랜지스터(MN9)로 구성된다.
상기 제2 반전부(13)는 게이트가 상기 제5 노드에 접속되며 고전압 입력단과 고전압 출력단 사이에 연결되는 제5 피모스형 트랜지스터(MP5)와; 게이트가 상기 제5 노드에 접속되며 고전압 출력단과 접지전압 단자 사이에 연결되는 제10 엔모스형 트랜지스터(MN10)로 구성된다.
상기 리프레쉬 감지부(14)는 노아 게이트(NR)로 구성된다.
상기 리프레쉬 고전압 제어부(15)는 게이트로 상기 리프레쉬 감지부(14)의 리프레쉬 감지신호가 인가되는 제6 엔모스형 트랜지스터(MN6)로 구성된다.
상기한 구성을 갖는 본 발명의 동작은 다음과 같다.
먼저, 리프레쉬 감지부(14)는 오토 리프레쉬나 셀프 리프레쉬를 알려주는 신호를 받아서 리프레쉬 상황인지 아닌지를 알려주는 신호를 출력한다.
가령, 오토 리프레쉬일 때는 상기 오토 리프레쉬가 로직하이, 셀프 리프레쉬일 때는 상기 셀프 리프레쉬가 로직하이로 천이된다.
따라서, 리프레쉬 감지부(14)의 출력은 리프레쉬 동작시 로직로우를 가지며 노멀 동작시에는 두 신호가 모두 로직로우이므로 상기 리프레쉬 감지부(14)의 출력은 로직하이가 된다.
우선, 노멀 동작을 설명하면 블록이 선택되기 전에는 wlcb-blk와 sgb 신호가 로직하이로 있어 제1 엔모스형 트랜지스터(MN1)와 제2 엔모스형 트랜지스터(MN2)를 턴온시켜 제1 노드(N1)를 로직로우로 만들며, 상기 제1 노드(N1)이 로직로우는 상기 제2 피모스형 트랜지스터(MP2)를 턴온시켜 상기 제2 노드(N2)를 로직하이로 만든다.
이어, 상기 제2 노드(N2)의 로직하이는 제1 피모스형 트랜지스터(MP1)를 턴오프시키고 제3 엔모스형 트랜지스터(MN3)를 턴온시켜 래치를 만들게 된다.
다음, 상기 제2 노드(N2)의 로직하이는 상기 래치부(11)의 제7 엔모스형 트랜지스터(MN7)를 턴온시켜 상기 제4 노드를 로직로우로 만든다.
다음, 상기 제4 노드의 로직로우는 상기 제1 반전부(12)의 제4 피모스형 트랜지스터(MP4)를 턴온시켜 상기 제5 노드를 로직하이로 만든다.
다음, 상기 제5 노드의 로직하이는 상기 제2 반전부(13)의 제10 엔모스형 트랜지스터(MN10)를 턴온시켜 고전압 bs-vpp를 로직로우로 만든다.
다음, 로오 어드레스에 의해 블록이 선택이 되면 wlcb-blk가 로직하이에서 로직로우로 천이하여 제1 엔모스형 트랜지스터(MN1)를 턴오프시킴과 동시에 로오 어드레스에 의해 제4 엔모스형 트랜지스터(MN4)와 제5 엔모스형 트랜지스터(MN5) 중 하나를 턴온시킨다.
가령, 어드레스 ADD0이 천이하게 되면 제4 엔모스형 트랜지스터(MN4)가 턴온된다.
한편, 리프레쉬 감지부(14)의 출력 /ref는 노멀 동작인 경우 로직하이로 있으므로 상기 리프레쉬 고전압 제어부(15)를 구성하는 제6 엔모스형 트랜지스터(MN6)를 턴온시켜 놓은 상태에 있다.
따라서, 상기 제4 엔모스형 트랜지스터(MN4)와 상기 제6 엔모스형 트랜지스터(MN6)가 턴온되어 상기 제2 노드(N2)를 로직하이에서 로직로우로 천이시킨다.
상기 제2 노드(N2)의 로직로우는 상기 제1 피모스형 트랜지스터(MP1)를 턴온시키며 제3 엔모스형 트랜지스터(MN3)를 턴오프시켜 상기 제1 노드(N1)를 로직하이로 천이시킨다.
또한, 상기 제2 노드(N2)의 로직로우는 상기 래치부(11) 제3 피모스형 트랜지스터(MP3)를 턴온시켜 상기 제4 노드를 로직하이로 만들며, 상기 제4 노드의 로직하이는 제8 엔모스형 트랜지스터(MN8)를 턴온시켜 상기 제2 노드(N2)의 로직로우를 래치하게 된다.
다음, 상기 제4 노드의 로직하이는 상기 제1 반전부(12)의 제9 엔모스형 트랜지스터(MN9)를 턴온시켜 상기 제5 노드를 로직로우로 만든다.
상기 제5 노드의 로직로우는 상기 제2 반전부(13)의 제5 피모스형 트랜지스터(MP5)를 턴온시켜 고전압 bs-vpp를 로직하이로 천이시킨다.
다음, 로오 어드레스에 의해 블록선택이 디세이블 되더라도 상기 래치부(11)에 의해 상기 제2 노드(N2)의 로직로우는 여전히 래치되어 있으므로 고전압 bs-vpp는 하이상태를 유지하게 된다.
다음, 고전압 bs-vpp가 디세이블되는 상황은 입력신호 wlcb-blk와 sgb가 모두 로직하이가 되는 경우이다.
이때에는 제1 엔모스형 트랜지스터(MN1)와 제2 엔모스형 트랜지스터(MN2)가 모두 턴온되므로 상기 제1 노드(N1)가 로직로우로 천이되어 상기 제2 피모스형 트랜지스터(MP2)가 턴온된다.
따라서, 상기 제2 노드(N2)는 로직하이로 천이되고 전술한 바와 같이 래치부(11)와 제1 반전부(12) 그리고 제2 반전부(13)를 거쳐 고전압 bs-vpp는 로우전위로 천이된다.
지금까지는 노멀동작시 전체적인 동작관계를 살펴본 것이다
이하에서는, 리프레쉬 동작시 일어나는 일련의 과정을 살펴본다.
전술한 바와 같이 리프레쉬 동작시는 상기 리프레쉬 감지부(14)의 출력인 /ref는 로직로우로 존재한다.
이에 따라 상기 리프레쉬 고전압 제어부(15)를 구성하는 제6 엔모스형 트랜지스터(MN6)는 턴오프되며, 따라서 어드레스 신호 ADD0, ADD1이 인에이블 되더라도 상기 제2 노드(N2)는 로직로우로 천이되지 않는다.
다음, 상기 제2 노드(N2)의 로직하이는 래치부(11)를 거쳐 반전출력되어 제4 노드는 로직로우가 된다.
상기 제4 노드의 로직로우는 제1 반전부(12)의 제4 피모스형 트랜지스터(MP4)를 턴온시켜 제5 노드는 로직하이가 된다.
다음, 상기 제5 노드의 로직 하이는 제2 반전부(13) 제10 엔모스형 트랜지스터(MN10)를 턴온시켜 고전압 bs-vpp를 여전히 로직로우로 유지시킨다.
첨부도면 도 5b는 지금까지 설명한 본 발명에 대한 동작관계를 보여주고 있다.
도 5a와 비교하여 살펴보면, 기존에는 리프레쉬 동작시 (c)에 도시되어 있는 바와 같이 어드레스가 입력되면 고전압은 항상 인에이블되어 데이터의 리드/라이트 동작에 사용되는 로우컬 데이터 버스라인과 글로벌 데이터 버스라인을 상호 연결시켜 불필요한 전력소모를 유발시킨다.
그러나, 본 발명에서는 도 5b의 (c)에 도시되어 있는 바와 같이 리프레쉬 동작시 어드레스가 입력되더라도 리프레쉬를 감지하는 장치가 있어 이 감지신호가 고전압을 발생을 제어하고 있기 때문에 고전압은 발생되지 않는다.
이상에서 살펴본 바와 같이, 본 발명은 리프레쉬 동작시 전력소모를 방지할수 있어 저전력 메모리 칩을 구현한 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 블록선택 전 입력되는 두 신호에 의해 고전압 발생을 제어하는 고전압 제어부와;
    블록선택 후 입력되는 어드레스 신호에 의해 턴온되어 노멀/리프레쉬 동작시 상기 고전압 제어부 출력단으로 고전압 구동신호를 출력하는 노멀/리프레쉬 구동부와;
    상기 고전압 제어부의 출력단에 접속되어 노멀/리프레쉬 동작시 상기 고전압 구동신호를 래치하는 래치부와;
    상기 래치부 출력신호를 드라이브하여 로우컬 데이터 버스라인에 고전압을 발생시키는 드라이버를 포함하는 반도체 메모리 소자의 고전압 발생장치에 있어서,
    리프레쉬 동작을 감지출력하는 리프레쉬 감지수단과;
    상기 노멀/리프레쉬 구동부 입력단과 접지단 사이에 연결되며 리프레쉬 동작시 상기 리프레쉬 감지수단의 출력신호에 턴오프되어 고전압 발생을 제어하는 리프레쉬 고전압 제어수단을 구비함을 특징으로 하는 리프레쉬 커맨드의 제어를 받는 고전압 발생장치.
  2. 제 1 항에 있어서,
    상기 리프레쉬 감지수단은 셀프 리프레쉬 또는 오토 리프레쉬 신호를 입력으로 받아 상기 리프레쉬 고전압 제어수단을 제어하는 신호를 출력하는 것을 특징으로 하는 리프레쉬 커맨드의 제어를 받는 고전압 발생장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 리프레쉬 감지수단은 논리 게이트를 구비함을 특징으로 하는 리프레쉬 커맨드의 제어를 받는 고전압 발생장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 리프레쉬 감지수단은 노아 게이트를 구비함을 특징으로 하는 리프레쉬 커맨드의 제어를 받는 고전압 발생장치.
  5. 제 1 항에 있어서,
    상기 리프레쉬 고전압 제어수단은 모스형 트랜지스터를 구비함을 특징으로 하는 리프레쉬 커맨드의 제어를 받는 고전압 발생장치.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 리프레쉬 고전압 제어수단은 엔모스형 트랜지스터를 구비함을 특징으로 하는 리프레쉬 커맨드의 제어를 받는 고전압 발생장치.
KR1019980061889A 1998-12-30 1998-12-30 리프레쉬커맨드의제어를받는고전압발생장치 KR100334868B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980061889A KR100334868B1 (ko) 1998-12-30 1998-12-30 리프레쉬커맨드의제어를받는고전압발생장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980061889A KR100334868B1 (ko) 1998-12-30 1998-12-30 리프레쉬커맨드의제어를받는고전압발생장치

Publications (2)

Publication Number Publication Date
KR20000045331A KR20000045331A (ko) 2000-07-15
KR100334868B1 true KR100334868B1 (ko) 2002-10-19

Family

ID=19568586

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980061889A KR100334868B1 (ko) 1998-12-30 1998-12-30 리프레쉬커맨드의제어를받는고전압발생장치

Country Status (1)

Country Link
KR (1) KR100334868B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881816B1 (ko) * 2002-07-16 2009-02-03 주식회사 하이닉스반도체 반도체 메모리의 전압 발생 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771810B1 (ko) * 2001-09-24 2007-10-30 주식회사 하이닉스반도체 고전압 공급장치 및 이를 이용한 고전압 공급방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943960A (en) * 1988-07-19 1990-07-24 Mitsubishi Denki Kabushiki Kaisha Self-refreshing of dynamic random access memory device and operating method therefor
JPH0660642A (ja) * 1992-08-07 1994-03-04 Fujitsu Ltd 半導体記憶装置
JPH10228768A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943960A (en) * 1988-07-19 1990-07-24 Mitsubishi Denki Kabushiki Kaisha Self-refreshing of dynamic random access memory device and operating method therefor
JPH0660642A (ja) * 1992-08-07 1994-03-04 Fujitsu Ltd 半導体記憶装置
JPH10228768A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881816B1 (ko) * 2002-07-16 2009-02-03 주식회사 하이닉스반도체 반도체 메모리의 전압 발생 장치

Also Published As

Publication number Publication date
KR20000045331A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
KR100507379B1 (ko) 워드라인 구동 회로
JPH11219589A (ja) スタティック型半導体記憶装置
KR0167295B1 (ko) 저전력용 센스앰프회로
KR100287392B1 (ko) 반도체 회로 장치
EP0644549B1 (en) Method of flash writing with small operation current and semiconductor memory circuit according to the method
US6504784B1 (en) Semiconductor memory device with reduced standby current
JPWO2004084227A1 (ja) 半導体記憶装置
KR100334868B1 (ko) 리프레쉬커맨드의제어를받는고전압발생장치
KR100632549B1 (ko) 반도체 메모리 장치
KR0121137B1 (ko) 센스 앰프의 구동 신호 발생 회로
US7512019B2 (en) High speed digital signal input buffer and method using pulsed positive feedback
KR100418578B1 (ko) 반도체 메모리 장치의 비트라인 감지증폭기 제어회로
JPH04252488A (ja) ダイナミックランダムアクセスメモリ装置
KR20020045959A (ko) 대기 모드에서 대기 전류를 감소시키는 반도체 메모리 장치
KR100214276B1 (ko) 반도체 메모리 장치
KR100543929B1 (ko) 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더
KR100625817B1 (ko) 하프 피드백 라이트 구조의 감지증폭기를 갖는 다이나믹램
KR100258360B1 (ko) 비액티브 명령 제어장치
KR960014602B1 (ko) 반도체 메모리 장치
KR19980037951A (ko) 입출력 라인 프리차지 회로
KR100498186B1 (ko) 데이터 리드의 오동작을 방지하기 위한페이지액티브회로를 구비한 의사 에스램
KR100281282B1 (ko) 누설전류 취약지역의 선택적 워드라인 바이어스 장치
JP4543349B2 (ja) 半導体記憶装置
KR100247648B1 (ko) 로오 디코더 회로
KR100203144B1 (ko) 센스앰프 드라이버 및 그 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee