KR100507379B1 - 워드라인 구동 회로 - Google Patents

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Abstract

본 발명에 따른 워드라인 구동 회로는 제어 신호를 발생하는 제어회로와; 직렬 접속된 풀업 및 풀 다운 트랜지스터와; 액티브 코맨드 입력시 상기 풀업 트랜지스터를 턴오프 시키고 상기 풀 다운 트랜지스터는 턴온시켜 워드라인 구동 신호를 로우 상태로 인에이블 시키고, 프리차지 코맨드 입력시에는 일정 시간 동안 상기 풀업 트랜지스터를 턴온 시키고 상기 풀 다운 트랜지스터를 턴온 시켜 상기 워드라인 구동 신호를 하이 상태로 프리차지하는 한편 프리차지 이후 상기 풀 업 및 풀 다운 트랜지스터를 턴오프시켜 상기 워드라인 구동 신호를 플로팅 상태가 되도록 하는 제어수단을 포함하여 구성된 것을 특징으로 하는 워드라인 구동회로.

Description

워드라인 구동 회로{Word line driving circuit}
본 발명은 메모리 소자에 적용되는 워드라인 구동회로에 관한 것으로 특히, 프리차지 상태에서 메인 워드라인 드라이버 신호를 부동화(floating)시켜 인접한 전원 배선과의 저항성 연결을 통한 대기 전류 증가를 억제하여 메모리 수율(yield)을 개선 시킬 수 있는 워드라인 구동회로에 관한 것이다.
일반적으로 메모리 셀은 메트릭스 방식으로 배열되고 워드라인 신호에 의해 하나씩 인에이블된다. 즉, 외부로부터 액티브 코맨드가 입력되면 해당하는 어드레스의 워드라인이 인에이블된다. 워드라인을 인에이블 시키기 위해 보통 계층적(hierachical)구동방식을 사용하는데, 예를들어 도 1과 같이 64개의 메인 워드라인 드라이버(HBMWB<0:63>)신호와 8개의 드라이버(HAMWB<0:7>)신호를 입력 받아 메모리 셀 어레이 내의 워드라인 구동회로에서 디코딩하여 512개의 워드라인 중 하나를 인에이블 시킨다.
도 2와 같은 종래의 메인 워드라인 드라이버 회로는 2개의 PMOS트랜지스터(MP1 및 MP2)와 직렬 연결된 3개의 NMOS트랜지스터(NM1, NM2 및 NM3)그리고 2개의 인버터(IV1 및 IV2)로 구성는데, 이를 제어하는 회로는 도 3에 도시되어 있다. 도 3 및 도 4를 참조하여 종래의 메인 워드라인 드라이버의 동작을 설명하면 다음과 같다.
액티브 코맨드 입력시 인액티브 신호(INACTV1 및 INACTV2)가 하이 상태가 되고 블럭 선택 신호(BLKSEL)가 하이 상태가 되면 도 3의 앤드 게이트(A1)의 출력 신호(MWPREB)는 하이 상태가 되어 프리차지가 해제된다. 또한 어드레스(A3, 4, 5)를 디코드한 신호(X345<0:7>), 어드레스(A6,7,8)를 디코드한 신호(X678<0:7>) 및 어드레스(A9,10,11,12)를 디코드한 신호(X9101112)가 모두 하이 상태가 되므로 도 2의 PMOS트랜지스터(MP1)가 턴오프되고 NMOS트랜지스터((MN11, MN12, MN13)가 턴온된다. 그러므로 인버터(IV2)의 출력인 메인 워드라인 구동 신호(HBMWB)가 로우 상태로 인에이블된다. 이후 프리차지 코맨드 입력시 상기 디코드 신호(X345, X678, X9101112)를 로우 상태로 디스에이블 시킨 후 출력 신호(MWPREB)가 로우 상태로 되면 메인 워드라인 구동 신호(HBMWB)가 하이 상태로 프리차지된다. 이후, 메인 워드라인 구동 신호는 프리차지된 상태에서 하이 상태를 유지한다.
한편, 도 5에 도시한 바와 같이 메인 워드라인 구동 신호용 배선 사이에 전원 배선을 배치할 경우 전원선 배치 강화로 인하여 전압 강하가 감소하여 메모리 동작 속도가 개선된다. 통상 DRAM의 경우 tRCD 특성을 약 2ns 정도 개선 시킬 수 있다.
그러나 공정상의 문제로 메인 워드라인 구동 신호용 배선과 전원 배선 간에 저항성의 연결이 발생할 경우 해당 워드라인 드라이버 신호를 리던던시 메인 워드라인 구동 신호(RHBMWB<0>)로 대치하더라도 도 5의 "A"에서와 같이 프리차지 상태인 HBMWB<1>의 전압 레벨인 VPP와 전원 배선 VDD 사이의 저항성 연결로 내부 발생 전원인 VPP레벨의 저하가 발생된다. 일반적으로 VPP는 4V, VDD는 3V의 값을 가진다. 이 경우 낮아진 VPP전원 레벨을 높이기 위해 VPP레벨 센서 및 펌프 회로가 동작하여 프리차지 상태인 경우에도 많은 전류가 흘러 수율 저하에 큰 영향을 미친다.
따라서 본 발명은 인접한 전원 배선과의 연결이 발생한 경우 메인 워드라인 드라이버 신호를 러던던트 메인 워드라인 드라이버 신호로 대치하고, 해당하는 메인 워드라인 드라이버 신호를 부동화시켜 프리차지 상태에서의 전류 증가를 억제할 수 있는 메인 워드라인 드라이버 회로를 제공하는데 그 목적이 있다.
워드라인 구동신호를 발생하는 메인 워드라인 구동회로와 이를 제어하는 제어 신호들을 발생하는 제어회로로 구성된 워드라인 구동회로에 있어서,
상기 메인 워드라인 구동회로는 직렬 접속된 풀업 및 풀 다운 트랜지스터와; 액티브 코맨드 입력 시에 상기 제어회로로부터 발생된 상기 제어신호들에 응답하여 상기 풀업 트랜지스터를 턴-오프시키고 상기 풀 다운 트랜지스터를 턴-온시켜 상기 워드라인 구동 신호를 로우 상태로 인에이블시키고, 프리차지 코맨드 입력 시에는 상기 제어신호들에 응답하여 일정 시간 동안 상기 풀업 트랜지스터를 턴-온시키고 상기 풀 다운 트랜지스터를 턴-온시켜 상기 워드라인 구동 신호를 하이 상태로 프리차지하는 한편 프리차지 이후에는 상기 제어신호들에 응답하여 상기 풀 업 및 풀 다운 트랜지스터를 턴-오프시켜 상기 워드라인 구동 신호를 플로팅 상태로 만드는 풀업/풀다운 제어부를 포함한다.
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본 발명에 따른 워드라인 구동회로는 드라이버 신호, 메인 워드라이 프리차지 제어 신호, 블럭 선택 신호, 제 1, 제 2, 제 3 제어 신호를 출력하는 제어회로와;
상기 블럭 선택 신호를 지연 시키기 위한 지연 회로와;
전원과 제 1 노드 간에 접속되며 상기 메인 워드라인 프리 차지 제어 신호에 응답하여 턴-온되는 제 1 PMOS트랜지스터와;
상기 제 1 노드와 접지 간에 직렬로 접속되며, 상기 제 1, 제 2 및 제 3 제어 신호에 각각 응답하여 턴-온 또는 턴-오프되는 제 1, 제2 및 제 3 NMOS트랜지스터와;
상기 전원과 출력노드 간에 접속되는 풀업트랜지스터와;
상기 출력노드와 접지 간에 접속되는 풀다운 트랜지스터와;
상기 풀다운 트랜지스터의 게이트 단자와 상기 제 1 노드 간에 접속된 인버터와;
상기 제 1 PMOS 트랜지스터에 병렬 접속되며 게이트 단자가 상기 풀다운 트랜지스터의 게이트 단자에 접속되는 제 2 PMOS 트랜지스터와;
상기 지연회로의 출력신호와 상기 제 1 노드의 전위를 논리 조합하여 상기 풀업 트랜지스터의 게이트 단자에 제공하기 위한 낸드 게이트를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 6은 본 발명에 따른 메인 워드라인 드라이버 구동회로도로써, 그 구성을 설명하기로 한다.
블럭 선택 신호(BLKSEL)는 지연회로(10)에 입력된다. 지연회로(10)는 입력된 블럭 선택 신호(BLKSEL)를 일정 시간 지연시켜 지연신호(BLKSELD)를 생성한다.이 지연된 신호는 낸드게이트(ND1)의 한 입력단자에 입력된다. 도 3과 같은 제어 회로에서 생성된 메인 워드라인 프리차지 제어 신호(MWPREB)신호는 전원 단자와 노드(N1) 간에 접속된 PMOS트랜지스터(MP1)의 게이트 단자에 입력된다. 노드(N1)와 접지 단자 간에는 NMOS트랜지스터(MN1, MN2 및 MN3)가 직렬접속 되는데, 도 3과 같은 제어회로에서 생성된 제어 신호(X345<0:7>, X678<0:7>, X9101112)가 이들 NMOS트랜지스터의 게이트 단자에 각각 입력된다. PMOS트랜지스터(MP2)가 PMOS트랜지스터(MP1)에 병렬 접속되고 노드(N1)와 노드(N2)간에는 인버터(IV1)가 접속된다. PMOS트랜지스터(MP2)의 게이트 단자는 노드(N2)에 접속되는 한편 노드(N1)는 낸드 게이트(ND1)의 다른 입력단자에 접속된다.
한편, 전원 단자와 접지 단자 간에는 PMOS트랜지스터(MP4) 및 NMOS 트랜지스터(MN4)가 직렬접속되는데 풀업용 PMOS트랜지스터(MP4)의 게이트 단자는 낸드게이트(ND1)의 출력단자에 접속되고, 풀 다운용 NMOS트랜지스터(MN4)의 게이트 단자는 노드(N2)에 접속된다.
상술한 바와 같이 구성된 본 발명의 동작을 도 6 및 도 7을 참조하여 설명하기로 한다.
액티브 코맨드 입력시 제어 신호(MWPREB) 및 제어 신호(X345<0:7>, X678<0:7>, X9101112)가 하이 상태이면, PMOS트랜지스터(MP4)의 게이트 전압은 하이로 되고 NMOS트랜지스터(MN4)의 게이트 전압 또한 하이 상태로 되어 워드라인 구동 신호(HBMWB<0:6>)는 로우 상태로 인에이블된다.
프리차지 코맨드 입력시에는 일정 시간(TPRE) 동안 NMOS트랜지스터(MN4)의 게이트 전압이 로우 상태가 되고 PMOS트랜지스터(MP4)의 게이트 전압이 로우 상태가 되므로 워드라인 구동 신호(HBMWB)는 하이 상태가 된다. 따라서 해당 워드라인은 로우 상태로 리셋된다.
TPRE 시간 이후에는, 도 7에 도시한 바와 같이, 도 3의 제어회로로부터 출력되는 MWPREB, X345<0:7>, X678<0:7>, X910112, 및 BLKSELD가 모두 로직 로우이다. 따라서, PMOS 트랜지스터(MP1)는 턴-온되고 NMOS 트랜지스터(MN1, MN2, MN3)는 턴-오프어, 노드 N1은 로직 하이가 된다. 이때, 낸드 게이트(ND1)는 로직 로우의 BLKSELD와 로직 하이의 노드 N1의 신호를 반전 논리 곱하여 로직 하이를 PMOS트랜지스터(MP4)의 게이트로 출력하고, 인버터(IV1)은 로직 하이의 노드 N1의 신호를 반전시켜서 로직 로우를 NMOS트랜지스터(MN4)의 게이트로 출력한다. 그러면, PMOS 트랜지스터(MP4)와 NMOS트랜지스터(MN4)은 모두 턴-오프되어, 워드라인 구동신호(HBMWB)는 플로팅 상태가 된다.종래의 회로에 있어서는 TPRE 시간 이후에도 워드라인 구동 신호(HBMWB)가 하이 상태로 유지되나 본 발명에서는 TPRE 시간 이후에 NMOS트랜지스터(MN4)의 게이트 전압이 로우 상태가 되고 PMOS트랜지스터(MP4)의 게이트 전압이 하이 상태가 되므로 워드라인 구동 신호(HBMWB)는 플로팅 상태가 된다. 이때, 워드라인 구동 신호(HBMWB)가 플로팅되더라도 신호(HAMWB)가 하이 상태에 있어 워드라인은 로우 상태를 유지한게 된다.
한편, 드라이버 신호(HAMWB)는 인접하는 내부 전원 배선이 없고 신호선 갯수가 적어 배선 배치를 크게 하므로써 메인 워드라인 드라이버 신호와 같은 저항성 연결 문제는 없다.
워드라인 구동 신호(HBMWB)신호를 하이 상태로 초기화 하는 방법은 여러가지가 있을 수 있는데 메모리에 정상적인 읽기/쓰기를 수행하기 전에 발생하는 자동 리프래쉬 입력시 HBMWB를 로우 상태로 인에이블 시킨 후 일정 시간 이후에 내부적인 프리차지 코맨드를 발생시켜 하이 상태로 초기화 하는 방법이 있을 수 있으며, 또 다른 방법으로는 DRAM의 외부 전원 인가를 감지하여 펄스형태의 신호가 발생하는 시간 동안 블럭 선택 신호를 하이 상태로 만들어 HBMWB를 초기화 하는 방법이 있을 수 있다.
상술한 바와 같이 본 발명에 의하면, 워드라인 구동 신호를 프리 차지한 이후에 플로팅 되도록 하므로써, 워드라인 구동 신호용 배선이 인접 배선과 단락되어 저항성 연결이 생기더라도 누설 전류의 발생을 억제 할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1은 일반적인 워드라인 구동회로를 설명하기 위한 블럭도이다.
도 2는 종래의 메인 워드라인 구동회로도이다.
도 3은 도2를 제어하기 위한 제어회로도이다.
도 4는 도 2 및 도 3의 동작을 설명하기 위한 파형도이다.
도 5는 일반적인 메모리 어레이에서의 배선도이다.
도 6은 본 발명에 따른 메인 워드라인 구동회로도이다.
도 7은 도 6의 동작을 설명하기 위한 파형도이다.
*도면의 주요 부분에 대한 부호의 설명
10: 지연회로 MP1 및 MP2: PMOS트랜지스터
MN1 내지 MN4: NMOS트랜지스터 IV1: 인버터

Claims (3)

  1. 워드라인 구동신호를 발생하는 메인 워드라인 구동회로와 이를 제어하는 제어 신호들을 발생하는 제어회로로 구성된 워드라인 구동회로에 있어서,
    상기 메인 워드라인 구동회로는 직렬 접속된 풀업 및 풀 다운 트랜지스터와;
    액티브 코맨드 입력 시에 상기 제어회로로부터 발생된 상기 제어신호들에 응답하여 상기 풀업 트랜지스터를 턴-오프시키고 상기 풀 다운 트랜지스터를 턴-온시켜 상기 워드라인 구동 신호를 로우 상태로 인에이블시키고, 프리차지 코맨드 입력 시에는 상기 제어신호들에 응답하여 일정 시간 동안 상기 풀업 트랜지스터를 턴-온시키고 상기 풀 다운 트랜지스터를 턴-온시켜 상기 워드라인 구동 신호를 하이 상태로 프리차지하는 한편 프리차지 이후에는 상기 제어신호들에 응답하여 상기 풀 업 및 풀 다운 트랜지스터를 턴-오프시켜 상기 워드라인 구동 신호를 플로팅 상태로 만드는 풀업/풀다운 제어부를 포함하는 것을 특징으로 하는 워드라인 구동회로.
  2. 제 1 항에 있어서,
    상기 풀업 트랜지스터는 PMOS트랜지스터로 구성되며, 상기 풀다운 트랜지스터는 NMOS트랜지스터로 구성되는 것을 특징으로 하는 워드라인 구동회로.
  3. 드라이버 신호, 메인 워드라이 프리차지 제어 신호, 블럭 선택 신호, 제 1, 제 2, 제 3 제어 신호를 출력하는 제어회로와;
    상기 블럭 선택 신호를 지연 시키기 위한 지연 회로와;
    전원과 제 1 노드 간에 접속되며 상기 메인 워드라인 프리 차지 제어 신호에 응답하여 턴-온되는 제 1 PMOS트랜지스터와;
    상기 상기 제 1 노드와 접지 간에 직렬로 접속되며, 상기 제 1, 제 2 및 제 3 제어 신호에 각각 응답하여 턴-온 또는 턴-오프되는 제 1, 제2 및 제 3 NMOS트랜지스터와;
    상기 전원과 출력노드 간에 접속되는 풀업트랜지스터와;
    상기 출력노드와 접지 간에 접속되는 풀다운 트랜지스터와;
    상기 풀다운 트랜지스터의 게이트 단자와 상기 제 1 노드 간에 접속된 인버터와;
    상기 제 1 PMOS 트랜지스터에 병렬 접속되며 게이트 단자가 상기 풀다운 트랜지스터의 게이트 단자에 접속되는 제 2 PMOS 트랜지스터와;
    상기 지연회로의 출력신호와 상기 제 1 노드의 전위를 논리 조합하여 상기 풀업 트랜지스터의 게이트 단자에 제공하기 위한 낸드 게이트를 포함하여 구성된 것을 특징으로 하는 워드라인 구동회로.
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