KR20080040207A - 반도체 메모리 장치 - Google Patents

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KR20080040207A KR1020060107857A KR20060107857A KR20080040207A KR 20080040207 A KR20080040207 A KR 20080040207A KR 1020060107857 A KR1020060107857 A KR 1020060107857A KR 20060107857 A KR20060107857 A KR 20060107857A KR 20080040207 A KR20080040207 A KR 20080040207A
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 본 발명의 반도체 메모리 장치는 복수개의 메인 워드 라인을 활성화하는 워드 라인 인에이블 신호에 응답하여 액세스 되는 복수개의 메모리 셀을 구비한 복수개의 메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이, 복수개의 메모리 셀 어레이 블록을 선택하기 위한 복수개의 블록 활성화 신호를 인가받아, 해당 블록 활성화 신호가 비활성화 되면 활성화되고 소정시간 후에 다시 비활성화되는 블록 신호를 출력하는 자동 펄스 발생 회로, 및 활성화된 블록 신호에 응답하여 메인 워드 라인을 프리차지하고, 어드레스에 응답하여 워드 라인 인에이블 신호를 출력하는 복수개의 메인 워드 라인 드라이버를 구비한 로우 디코더를 구비하는 것을 특징으로 한다. 따라서 로우 디코더에 구비된 낸드 게이트에 인가되는 블록 신호가 짧은 시간 동안만 "로우"레벨을 유지하도록 함으로서 낸드 게이트에 구비된 PMOS 트랜지스터가 고전계로 인하여 스트레스를 받는 시간을 줄여줌으로서 반도체 메모리 장치의 신뢰도를 높여준다.

Description

반도체 메모리 장치{Semiconductor memory device}
도1 은 반도체 메모리 장치의 로우 어드레스 경로를 나타내는 블록도이다.
도2 는 일반적인 반도체 메모리 장치의 메모리 셀 어레이의 구성을 나타내는 블록도이다.
도3 는 도1 의 로우 프리디코더와 로우 디코더의 구성을 나타내는 도면이다.
도4 는 도3에 도시된 로우 디코더의 낸드 게이트의 상세 회로도이다.
도5 는 본 발명에 따른 로우 디코더의 낸드 게이트의 상세 회로도이다.
도6 은 도5 의 PMOS 트랜지스터를 나타내는 도면이다.
도7 은 본 발명에 따른 로우 디코더의 동작을 나타내는 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 고전계 스트레스에 대응할 수 있는 로우 디코더를 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 외부에서 인가되는 어드레스(Address)를 로우 어드레스(Row address)와 칼럼 어드레스(Column address)로 구분하고, 메모리 셀 어레이(Memory cell array)에서 로우 어드레스에 의해 선택되는 행방향의 워드 라 인(word line)과 칼럼 어드레스에 의해 선택되는 열방향의 비트 라인(bit line)이 교차되는 위치의 메모리 셀(memory cell)을 선택하여 데이터를 입출력한다.
반도체 메모리 장치에서 로우 어드레스가 인가되어 특정 워드 라인이 선택되고, 선택된 워드 라인 상의 메모리 셀이 활성화될 때까지의 과정을 로우 어드레스 경로라 한다.
도1 은 반도체 메모리 장치의 로우 어드레스 경로를 나타내는 블록도이다.
외부에서 인가되는 어드레스 중 일부인 로우 어드레스(RA)가 인가되면 먼저 로우 어드레스 버퍼(10)를 거쳐 로우 프리디코더(20)로 인가된다. 로우 어드레스(RA)는 TTL(transistor transistor logic) 레벨로 인가되는 경우가 많다. TTL 레벨의 신호는 잡음에 취약하기 때문에 로우 어드레스 버퍼(10)는 로우 어드레스(RA)를 안정된 내부 로우 어드레스(IRA)로 변환하여 출력한다. 로우 프리디코더(20)와 로우 디코더(30)는 내부 로우 어드레스(IRA)에 응답하여 메모리 셀 어레이(40)의 해당 워드 라인(WL)을 활성화한다. 반도체 메모리 장치의 용량이 증가함에 따라 로우 디코더(30) 만으로 모든 워드 라인(WL)을 활성화하고자 하면 몇 가지 문제가 발생한다. 로우 디코더(30)는 일반적으로 낸드 게이트(Nand gate)로 구성이 되는데 메모리 셀 어레이(40)의 모든 워드 라인(WL)에 대하여 낸드 게이트를 구비하게 되면 반도체 메모리 장치의 레이아웃이 어렵게 되고, 각 낸드 게이트의 입력으로 모든 내부 로우 어드레스(IRA)가 인가되어야 하므로 동작 속도가 느리다. 따라서 현재의 반도체 메모리 장치는 로우 디코더(30)로 내부 로우 어드레스(IRA)를 직접 인가하지 않고, 로우 프리디코더(20)를 구비하여 내부 로우 어드레스(IRA)를 디코딩 된 로우 어드레스(DRA)로 변환하여 로우 디코더(30)에 인가하는 방식을 취하고 있다.
메모리 셀 어레이(40)는 로우 디코더(30)에 의해 활성화 되는 복수개의 워드 라인(WL)을 구비하고 있다. 워드 라인(WL)의 길이가 길면 딜레이(delay)가 발생하게 되며, 워드 라인(WL)을 구동하는 로우 디코더(30)의 출력단이 커야하므로 면적이 증가하고, 전력 소모가 커진다. 따라서 워드 라인(WL)의 길이를 최적화 하기 위하여 메모리 셀 어레이(40)는 소정개수의 메모리 셀을 구비하는 복수개의 메모리 셀 어레이 블록으로 구분된다.
도2 는 일반적인 반도체 메모리 장치의 메모리 셀 어레이의 구성을 나타내는 블록도로서 16개의 메모리 셀 어레이 블록들(B0, B1, ..., B15)로 구성되고, 메모리 셀 어레이 블록(B0, B1, ..., B15)들 각각은 내부 로우 어드레스(IRA9101112)를 디코딩하여 발생되는 디코딩된 로우 어드레스(DRA910, DRA1112)에 응답하여 각각 선택되도록 구성되어 있다.
그리고 메모리 셀 어레이 블록들(B0, B1, ..., B15) 각각은 128개의 메인 워드 라인(MWL0, ..., MWL127)을 구비한다. 128개의 메인 워드 라인(MWL0, ..., MWL127)은 7비트의 내부 로우 어드레스(IRA2345678)를 디코딩하여 발생되는 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)에 응답하여 각각 선택된다. 128개의 메인 워드 라인(MWL0, ..., MWL127)은 각각 4개의 워드 라인(미도시)을 선택하기 위한 라인이다. 각각의 메인 워드 라인(MWL0, ..., MWL127)에 의해 선택되는 4개의 워드 라인은 내부 로우 어드레스(IRA01)를 디코딩하여 발생되는 디코딩된 로우 어드레 스(DRA01)에 응답하여 4개중의 하나의 워드 라인이 활성화 된다.
즉 디코딩된 로우 어드레스(DRA9B10B, DRA11B12B)가 "하이"레벨이면 블록(B0)이 선택되고, 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)가 모두 "하이"레벨이면 메인 워드 라인(MWL127)이 선택되고, 디코딩된 로우 어드레스(DRA2B3B4B, DRA5B6B, DRA7B8B)가 모두 "하이"레벨이면 메인 워드 라인(MWL0)이 선택된다. 디코딩된 로우 어드레스(DRA0B1B)가 "하이"레벨이면 선택된 메인 워드 라인(MWL0, ..., MWL127)의 첫 번째 워드 라인이 선택되고, 디코딩된 로우 어드레스(DRA01)가 "하이"레벨이면 선택된 메인 워드 라인(MWL0, ..., MWL127)의 네 번째 워드 라인이 선택된다.
도3 은 도1 의 로우 프리디코더와 로우 디코더의 구성을 나타내는 도면이다. 로우 프리디코더(20)는 도1 의 로우 어드레스 버퍼(10)에서 인가되는 내부 로우 어드레스(IRA2, IRA2B, ..., IRA8B)를 인가받아 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)를 출력하는 과정을 나타낸다. 내부 로우 어드레스(IRA2, IRA2B, ..., IRA4B)는 8개의 낸드 게이트(N20, ..., N27)와 8개의 인버터(I20, ..., I27)에 의해 디코딩 되어 디코딩된 로우 어드레스(DRA234, ..., DRA2B3B4B)로서 로우 디코더(31)에 인가된다. 마찬가지로 내부 로우 어드레스(IRA5, ..., IRA6B)는 4개의 낸드 게이트(N30, ..., N33)와 4개의 인버터(I30, ..., I33)에 의해 디코딩 되어 디코딩된 로우 어드레스(DRA56, ..., DRA5B6B)로서 로우 디코더(31)에 인가되며, 내부 로우 어드레스(IRA7, ..., IRA8B)는 4개의 낸드 게이트(N40, ..., N43)와 4개의 인버터(I40, ..., I43)에 의해 디코딩 되어 디코딩된 로우 어드레스 (DRA78, ..., DRA7B8B)로서 로우 디코더(31)에 인가된다.
메모리 셀 어레이 블록(41)은 도2 에 도시된 메모리 셀 어레이의 16개의 블록들(B0, ..., B15)에서 하나의 블록을 나타낸 것이다.
로우 디코더(31)는 도1 의 로우 디코더(30)의 일부로서 하나의 메모리 셀 어레이 블록(41)에 구비되는 128개의 메인 워드 라인 그룹(MWL0, ..., MWL127)중 하나의 메인 워드 라인을 선택한다.
복수개의 낸드 게이트(Nand0, ..., Nand127)는 프리 디코더(20)에서 출력되는 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)에 응답하여 하나의 메인 워드 라인을 활성화하기 위한 워드 라인 인에이블 신호(NWE0, ..., NWE127)를 각각 출력한다. 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)는 내부 로우 어드레스(IRA2345678)를 디코딩하여 발생하므로 복수개의 낸드 게이트(Nand0, ..., Nand127)에서 하나의 낸드 게이트만이 "로우"레벨의 워드 라인 인에이블 신호를 출력하고 나머지 낸드 게이트는 "하이"레벨의 워드 라인 인에이블 신호를 출력한다. 내부 로우 어드레스(IRA2345678)가 '0000000'로 인가되는 것으로 가정하면, 디코딩된 로우 어드레스(DRA2B3B4B, DRA5B6B, DRA7B8B)가 "하이"레벨로 낸드 게이트(Nand0)에 인가되므로 낸드 게이트(Nand0)에서 출력되는 워드 라인 인에이블 신호(NWE0)만이 "하이"레벨로 출력되고 나머지 워드 라인 인에이블 신호(NWE1, ..., NWE127)는 "로우"레벨로 출력된다.
낸드 게이트(Nand0, ..., Nand127)는 또한 해당 블록을 선택하기 위한 블록 신호(PDPXi)를 인가받는다.
도4 는 도3에 도시된 로우 디코더의 낸드 게이트(Nand127)의 상세 회로도로서 낸드 게이트(51)는 2개의 PMOS 트랜지스터(PM1, PM2)와 3개의 NMOS 트랜지스터(NM1, NM2, NM3) 및 인버터(Inv1)로 구성된다. PMOS 트랜지스터(PM1)는 출력 노드(Node1)를 "하이" 레벨로 프리차지(precharge)하기 위한 트랜지스터이다. PMOS 트랜지스터(PM1)는 입력 회로부(52)에서 출력되는 블록 신호(PDPXi)를 게이트 단자로 인가받아 활성화되며, 블록 신호(PDPXi)는 디코딩된 로우 어드레스(DRA9101112)에 의해 발생되는 블록 선택 신호(미도시)에 의해 생성되는 블록 활성화 신호(PBLN)를 입력 회로부(52)에서 소정시간 지연한 신호이다. 입력 회로부(52)의 2개의 인버터(Inv2, Inv3)는 버퍼(buffer)로서 블록 활성화 신호(PBLN)를 지연하여 블록 신호(PDPXi)를 낸드 게이트(51)로 출력한다. 블록 활성화 신호(PBLN)는 로우 프리디코더나 로우 디코더에 구비되거나 별도로 구비된 블록 선택 회로부(미도시)에서 발생된다.
반도체 메모리 장치에서 메모리 셀 어레이 블록을 선택하기 위하여 블록 선택 신호가 아닌 블록 신호(PDPXi)를 사용하는 이유는 통상적으로 반도체 메모리 장치의 메모리 셀 어레이에 메모리 셀 어레이 블록뿐만 아니라 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이 블록(redundancy memory cell array block)(미도시)이 존재하기 때문이다. 블록 선택 신호가 메모리 셀 어레이의 메모리 셀의 불량 여부에 상관없이 특정 블록을 선택하기 위한 신호인데 반해, 블록 신호(PDPXi)는 지정된 어드레스의 메모리 셀이 불량이 아니라는 정보를 포함하여 블록을 선택하는 신호이다. 즉 지정된 어드레스의 메모리 셀이 불량인 경우에는 블록 신호(PDPXi)는 활성화되지 않고, 리던던시 블록 신호(미도시)가 활성화된다.
블록 신호(PDPXi)는 해당 메모리 셀 어레이 블록이 선택되지 않은 경우에는 "로우"레벨로 인가되어 출력 노드(Node1)를 "하이"레벨로 프리차지 하고, 해당 메모리 셀 어레이 블록이 선택된 경우에 블록 신호(PDPXi)는 "하이"레벨로 인가된다. 그러나 "하이"레벨로 프리차지 된 출력 노드(Node1)는 누설 전류 등에 의하여 레벨이 하강할 수 있으므로, 작은 크기의 PMOS 트랜지스터(PM2)를 구비하여 출력 노드(Node1)가 프리차지 레벨을 유지하도록 도와준다.
3개의 NMOS 트랜지스터(NM1, NM2, NM3)는 낸드 게이트(51)의 입력 단자로서 프리디코더(20)에서 출력된 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)에 응답하여 턴 온(turn on) 된다. 그리고 인버터(Inv1)는 출력 노드(Node1)의 레벨을 반전하여 워드 라인 인에이블 신호(NWEi)를 출력한다.
따라서 도4 의 낸드 게이트(51)는 해당 메모리 셀 어레이 블록이 선택되지 않은 경우에 "로우"레벨의 블록 신호(PDPXi)에 응답하여 출력 노드를 "하이"레벨로 프리차지 하여 "로우"레벨의 워드 라인 인에이블 신호(NWEi)를 출력한다. 그리고 해당 메모리 셀 어레이 블록이 선택되면 "하이"레벨의 블록 신호(PDPXi)를 인가받고, 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)에 응답하여 프리차지 된 출력 노드(Node1)를 "로우"레벨로 강하하여 "하이" 레벨의 워드 라인 인에이블 신호(NWEi)를 출력한다.
상기한 낸드 게이트(51)에서 PMOS 트랜지스터(PM1)는 해당 메모리 셀 어레이 블록이 선택될 때까지 항시 "로우"레벨의 블록 신호(PDPXi)가 인가된다. 즉 PMOS 트랜지스터(PM1)는 해당 메모리 셀 어레이 블록이 선택되어 턴 오프 되는 시간보다 매우 긴 시간동안 프리차지를 위해 항상 턴 온 되어 있으므로, 고전계(highly electrical)에 의한 스트레스를 받게 된다. 이러한 고전계 스트레스에 의하여 PMOS 트랜지스터(PM1)의 게이트 산화막이 파손되는 등의 문제를 야기한다.
본 발명의 목적은 고전계 스트레스에 대응할 수 있는 로우 디코더를 구비한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메인 워드 라인을 활성화하는 워드 라인 인에이블 신호에 응답하여 액세스 되는 복수개의 메모리 셀을 구비한 복수개의 메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이, 복수개의 메모리 셀 어레이 블록을 선택하기 위한 복수개의 블록 활성화 신호를 인가받아, 해당 블록 활성화 신호가 비활성화 되면 활성화되고 소정시간 후에 다시 비활성화되는 블록 신호를 출력하는 자동 펄스 발생 회로, 및 활성화된 블록 신호에 응답하여 메인 워드 라인을 프리차지하고, 어드레스에 응답하여 워드 라인 인에이블 신호를 출력하는 복수개의 메인 워드 라인 드라이버를 구비한 로우 디코더를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 자동 펄스 회로는 블록 활성화 신호를 반전하여 출력하는 제1 인버터, 제1 인버터의 출력 신호를 반전하고 소정시간 지연하여 출력하는 홀수개의 제2 인버터, 및 제1 인버터의 출력 신호와 제2 인버터의 출력 신호를 부정 논리곱하여 블록 활성화 신호가 비활성화 되면 홀수개의 제2 인 버터에 의한 지연시간 동안 활성화되고 다시 비활성화되는 블록 신호를 출력하는 제1 낸드 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 블록 신호는 비활성화 상태에서 승압 전압 레벨을 유지하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 메인 워드 라인 드라이버는 복수개의 제2 낸드 게이트인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 낸드 게이트는 전원 전압과 출력 노드 사이에 연결되고 블록 신호에 응답하여 출력 노드를 전원 전압 레벨로 프리차지하는 프리차지부, 출력 노드와 접지 전압 사이에 연결되고 어드레스에 응답하여 프리차지된 출력 노드를 접지 전압 레벨로 강하하는 선택부, 및 출력 노드의 전압 레벨을 반전하여 워드 라인 활성화 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전원 전압은 승압 전압인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 프리차지부는 전원 전압과 소스 단자가 연결되고 출력 노드와 드레인 단자가 연결되며 게이트 단자로 블록 신호를 인가받는 제1 PMOS 트랜지스터, 및 전원 전압과 소스 단자가 연결되고 출력 노드와 드레인 단자가 연결되며 게이트 단자로 워드 라인 활성화 신호를 인가받는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제2 PMOS 트랜지스터는 프리차지 된 출력 노드의 전압이 누설 전류 등으로 인하여 강하하는 것을 방지하기 위한 트랜지스터로서 제1 PMOS 트랜지스터 보다 작은 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 선택부는 각각 게이트 단자로 어드레스를 인가받는 직렬로 연결된 복수개의 NMOS 트랜지스터인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도5 는 본 발명에 따른 로우 디코더의 낸드 게이트의 상세 회로도이다. 낸드 게이트(151)는 2개의 PMOS 트랜지스터(PM1, PM2)와 3개의 NMOS 트랜지스터(NM1, NM2, NM3) 및 인버터(Inv1)로 구성되고, PMOS 트랜지스터(PM1)에 인가되는 블록 신호(NPDPXi)를 출력하는 자동 펄스 발생 회로(152)는 4개의 인버터(Inv21, ..., Inv24)와 1개의 낸드 게이트(Na1)로 구성된다. 즉 도5 의 구성에서는 도4 의 입력 회로(52) 대신 자동 펄스 발생 회로(152)가 이용된다.
먼저 낸드 게이트(151)를 설명하면 PMOS 트랜지스터(PM1)는 출력 노드(Node1)를 승압 전압(Vpp) 레벨로 프리차지 하기 위한 풀 업 트랜지스터(pull up transistor)이다. "로우"레벨의 블록 신호(NPDPXi)에 응답하여 PMOS 트랜지스터(PM1)는 턴 온 되어 출력 노드(Node1)를 승압 전압(Vpp) 레벨로 프리차지 한다. 출력 노드(Node1)를 승압 전압(Vpp) 레벨로 프리차지 하는 것은 메모리 셀이 NMOS 트랜지스터와 캐패시터(capacitor)로 구성되기 때문에 메모리 셀의 NMOS 트랜지스 터의 문턱전압(Vth)로 인한 전압 강하를 고려하여 워드 라인 인에이블 신호(NWEi)가 승압 전압(Vpp) 레벨로 출력되어야 하기 때문이다.
3개의 NMOS 트랜지스터(NM1, NM2, NM3)는 낸드 게이트(151)의 입력 단자로서 각각 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)를 각각 인가받는다. 3개의 NMOS 트랜지스터(NM1, NM2, NM3)는 또한 풀 다운 트랜지스터(pull down transistor)로서 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)가 모두"하이"레벨로 인가되면 승압 전압(Vpp) 레벨로 프리차지 된 출력 노드(Node1)는 접지 전압(Vss) 레벨로 천이하게 된다.
인버터(Inv1)는 출력 노드(Node1)의 전압 레벨을 반전하여 워드 라인 인에이블 신호(NWEi)를 출력한다.
로우 디코더에는 해당 블록의 메인 워드 라인의 개수만큼의 낸드 게이트가 구비된다. 각각의 낸드 게이트는 서로 다른 조합의 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)인가받으며, 복수개의 낸드 게이트 중에서 하나의 낸드 게이트 만이 승압 전압(Vpp) 레벨의 워드 라인 인에이블 신호(NWEi)를 출력하게 된다.
PMOS 트랜지스터(PM2)는 승압 전압(Vpp) 레벨로 프리차지 된 출력 노드(Node1)가 누설 전류 등에 의해 레벨이 하강하는 것을 방지하기 위한 트랜지스터로서, PMOS 트랜지스터(PM1)보다 일반적으로 작은 크기를 가진다.
따라서 낸드 게이트(151)는 "로우"레벨의 블록 신호(NPDPXi)에 응답하여 출력 노드(Node1)를 승압 전압(Vpp) 레벨로 프리차지하여 "로우"레벨의 워드 라인 인 에이블 신호(NWEi)를 출력하고, "하이"레벨의 블록 신호(NPDPXi)와 "하이"레벨의 디코딩된 로우 어드레스(DRA234, DRA56, DRA78)에 응답하여 프리차지 된 출력 노드(Node1)의 전압 레벨을 접지 전압(Vss) 레벨로 강하하여 "하이"레벨의 워드 라인 인에이블 신호(NWEi)를 출력한다.
상기한 블록 신호(NPDPXi)는 승압 전압(Vpp)을 소스 단자로 인가받는 PMOS 트랜지스터(PM1)를 구동하기 위한 신호이므로, "하이"레벨의 블록 신호(NPDPXi)도 승압 전압(Vpp)레벨로 인가되는 것이 바람직하다.
블록 활성화 신호(PBLN)는 로우 프리디코더나 로우 디코더에 구비되거나 별도로 구비된 블록 선택 회로부(미도시)에서 발생된다. 자동 펄스 발생 회로(152)는 블록 활성화 신호(PBLN)를 인가받아 블록 신호(NPDPXi)를 출력하기 위한 회로로서, 도4 의 입력 회로(52)가 단순히 블록 활성화 신호(PBLN)를 소정시간 지연하여 블록 신호(PDPXi)를 출력하는데 반하여 자동 펄스 발생 회로(152)는 블록 신호(NPDPXi)가 소정시간만 "로우"레벨을 유지하도록 하는 회로이다.
낸드 게이트(151)의 PMOS 트랜지스터(PM1)의 게이트 단자에 "로우"레벨의 신호가 인가되면 PMOS 트랜지스터(PM1)의 게이트와 소스, 드레인 및 바디 사이에 고전계가 인가된다. 장시간 고전계가 인가되면 PMOS 트랜지스터(PM1)의 게이트 산화막이 파손될 수 있으므로 가급적 PMOS 트랜지스터(PM1)가 턴 온 되어 있는 시간이 짧을수록 PMOS 트랜지스터(PM1)에 가해지는 스트레스가 줄어든다.
따라서 자동 펄스 발생 회로(152)는 블록 활성화 신호(PBLN)에 응답하여 블록 신호(NPDPXi)를 출력할 때, 블록 신호(NPDPXi)가 소정시간만 "로우"레벨로 출력 되고, 나머지는 "하이"레벨로 출력되게 한다.
인버터(Inv21)는 블록 활성화 신호(PBLN)를 반전하여 출력한다. 인버터(Inv22, Inv23, Inv24)는 인버터(Inv21)에서 출력되는 반전된 블록 활성화 신호(PBLN)를 소정시간 지연하고 반전하여 출력한다. 낸드 게이트(Na1)는 인버터(Inv21)에서 출력되는 반전된 블록 활성화 신호와 인버터(Inv24)에서 출력되는 지연 반전된 블록 활성화 신호를 부정 논리곱하여 블록 신호(NPDPXi)를 출력한다.
자동 펄스 발생 회로(152)에서 블록 활성화 신호(PBLN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우에 출력되는 블록 신호(NPDPXi)는 "하이"에서 소정시간동안 "로우"레벨로 천이하고, 이후 다시 "하이"레벨로 천이하게 된다. 여기서 소정시간은 인버터(Inv22, Inv23, Inv24)에 의한 지연 시간이다.
블록 신호(NPDPXi)는 낸드 게이트(151)의 PMOS 트랜지스터(PM1)를 턴 온하여 출력 노드(Node1)를 승압 전압(Vpp) 레벨로 프리차지 하기 위한 신호이므로, 출력 노드(Node1)가 승압 전압(Vpp)레벨로 충분이 프리차지 될 때까지 "로우"레벨을 유지하여야 한다. 도5 에서는 3개의 인버터(Inv22, Inv23, Inv24)를 구비하는 것으로 도시하였으나 출력 노드(Node1)가 충분히 프리차지 될 수 있도록 추가의 인버터를 구비할 수도 있다.
도6 은 도5 의 PMOS 트랜지스터(PM1)를 나타내는 도면이다.
도5 에 도시된 바와 같이 PMOS 트랜지스터(PM1)의 게이트 단자(210)로는 블록 신호(NPDPXi)가 인가되고, 소스 단자(220)에는 승압 전압(Vpp)이 인가된다. 그리고 드레인 단자(230)는 출력 노드(Node1)에 연결되어 있다. 또한 바디(240)로는 바이어스 전압(Vbb)이 인가된다. PMOS 트랜지스터이므로 바이어스 전압(Vbb)은 승압 전압(Vpp)이 인가된다. 블록 신호(NPDPXi)가 "로우"레벨로 인가되면 PMOX 트랜지스터(PM1)는 턴 온 되어 출력 노드(Node1)가 승압 전압(Vpp) 레벨로 프리차지 되므로 게이트 단자(210)를 제외한 소스 단자(220), 드레인 단자(230) 및 바디(240)에 모두 승압 전압(Vpp)레벨이 인가된다. 따라서 게이트 단자(210)와 소스 단자(220) 사이와 게이트 단자(210)와 드레인 단자(230) 및 게이트 단자(210)와 바디(240) 사이가 각각 고전계(Egs, Egd, Egb)가 형성된다. 종래의 기술에서는 긴 시간동안 "로우"레벨의 블록 신호(PDPXi)가 인가되므로, 게이트 산화막(250)에 고전계(Egs, Egd, Egb)로 인한 스트레스가 긴 시간동안 가해졌다. 그러나 본 발명에 따른 블록 신호(NPDPXi)는 짧은 시간만 "로우"레벨로 인가되고 이외에는 승압 전압(Vpp)레벨의 "하이"레벨 신호가 게이트 단자(210)에 인가된다. 따라서 게이트 단자(210)와 소스 단자(220), 드레인 단자(230) 및 바디(240)가 모두 승압 전압(Vpp) 레벨로 유지되어 고전계(Egs, Egd, Egb)가 모두 상쇄되므로 게이트 산화막(250)에 스트레스를 주지 않는다.
도7 은 본 발명에 따른 로우 디코더의 동작을 나타내는 타이밍도이다.
반도체 메모리 장치에 전원이 인가되면 블록 활성화 신호(PBLN)와 블록 신호(NPDPXi)는 "로우"레벨에서 동작한다. 블록 활성화 신호(PBLN)는 해당 블록에 대한 로우 어드레스(RA)가 인가될 때까지 계속 "로우"레벨을 유지하지만 블록 신호(NPDPXi)는 로우 디코더의 낸드 게이트(151)의 출력 노드(Node1)가 프리차지 될 때까지의 소정시간(TD) 동안만 "로우"레벨을 유지하고 자동으로 "하이"레벨로 천이 한다.
외부에서 인가되는 어드레스(ADD)중 로우 어드레스(RA1)가 로우 어드레스 버퍼를 통해 내부 로우 어드레스(IRA)로서 로우 프리 디코더에 인가된다. 로우 프리디코더는 내부 로우 어드레스(IRA)를 디코딩하여 디코딩된 로우 어드레스(DRA)를 로우 디코더로 출력하게 된다. 로우 디코더는 디코딩된 로우 어드레스(DRA)의 일부를 디코딩하여 발생되는 블록 활성화 신호(PBLN)를 인가받는다. 외부에서 인가된 어드레스가 해당 블록에 대한 어드레스이면 블록 활성화 신호(PBLN)는 "하이"레벨로 출력된다. 종래의 반도체 메모리 장치에서 블록 신호(PDPXi)는 단순히 블록 활성화 신호(PBLN)를 지연하여 출력하므로 블록 활성화 신호(PBLN)가 "하이"레벨로 인가된 후에 "하이"레벨로 천이한다. 그러나 본 발명에 따른 반도체 메모리 장치에서 블록 신호(NPDPXi)는 블록 활성화 신호(PBLN)가 "하이"레벨에서 "로우"레벨로 천이하는 경우에만 소정시간(Td)동안 "로우"레벨을 유지하고, 이외에는 "하이"레벨을 유지하므로 블록 활성화 신호(PBLN)가 "하이"레벨로 천이하기 전부터 "하이"레벨 상태를 계속 유지한다.
내부 로우 어드레스(IRA)를 디코딩한 디코딩된 로우 어드레스(DRA)중에서 메모리 셀 어레이 블록을 선택하기 위한 디코딩된 로우 어드레스를 제외한 나머지 디코딩된 로우 어드레스가 로우 디코더의 낸드 게이트(151)에 인가되면, 낸드 게이트(151)의 출력 노드(Node1)의 전압 레벨이 승압 전압(Vpp) 레벨에서 접지 전압(Vss) 레벨로 천이하게 되어 낸드 게이트(151)는 승압 전압(Vpp) 레벨의 워드 라인 활성화 신호(NWEi)를 출력한다.
워드 라인 활성화 신호(NWEi)에 의해 특정 워드 라인(WL)이 활성화되어 선택된 메모리 셀에 데이터를 입출력하면 블록 활성화 신호(PBLN)는 "로우"레벨로 천이한다. 종래의 반도체 메모리 장치에서 블록 신호(PDPXi)는 블록 활성화 신호(PBLN)에 응답하여 마찬가지로 "로우"레벨로 천이한다. 그러나 본 발명에 따른 블록 신호(NPDPXi)는 블록 활성화 신호(PBLN)에 응답하여 "로우"레벨로 천이하지 만 소정시간(TD) 후에 다시 "하이"레벨로 천이하여 "하이"레벨을 유지한다.
이후 다시 블록 활성화 신호(PBLN)가 "하이"레벨에서 "로우"레벨로 천이할 때 까지 블록 신호(NPDPXi)는 "하이"레벨을 유지한다.
도7 에서 두 번째 인가되는 로우 어드레스(RA2)는 동일 메모리 셀 어레이 블록의 다른 메인 워드 라인에 대한 어드레스이다. 따라서 블록 활성화 신호(PBLN)는 "하이"레벨로 천이하지만 낸드 게이트(151)에 인가되는 디코딩된 로우 어드레스(DRA)는 활성화 되지 않으며, 따라서 워드 라인 활성화 신호(NWEi) 또한 활성화되지 않는다.
상기한 바와 같이 본 발명에 따른 반도체 메모리 장치에서는 로우 디코더에 인가되는 블록 신호(NPDPXi)가 해당 블록이 선택된 이후에 소정시간 동안만 "로우"레벨로 천이하고, 다시 "하이"레벨을 유지하도록 함으로서 로우 디코더의 낸드 게이트에 구비된 PMOS 트랜지스터에 고전계 스트레스가 인가되는 시간을 줄임으로서 반도체 메모리 장치의 신뢰성을 높인다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역 으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 로우 디코더에 구비된 낸드 게이트에 인가되는 블록 신호가 짧은 시간 동안만 "로우"레벨을 유지하도록 함으로서 낸드 게이트에 구비된 PMOS 트랜지스터가 고전계로 인하여 스트레스를 받는 시간을 줄여줌으로서 반도체 메모리 장치의 신뢰도를 높여준다.

Claims (9)

  1. 복수개의 메인 워드 라인을 활성화하는 워드 라인 인에이블 신호에 응답하여 액세스 되는 복수개의 메모리 셀을 구비한 복수개의 메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이;
    상기 복수개의 메모리 셀 어레이 블록을 선택하기 위한 복수개의 블록 활성화 신호를 인가받아, 해당 블록 활성화 신호가 비활성화 되면 활성화되고 소정시간 후에 다시 비활성화되는 블록 신호를 출력하는 자동 펄스 발생 회로; 및
    활성화된 상기 블록 신호에 응답하여 상기 메인 워드 라인을 프리차지하고, 어드레스에 응답하여 상기 워드 라인 인에이블 신호를 출력하는 복수개의 메인 워드 라인 드라이버를 구비한 로우 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 자동 펄스 회로는
    상기 블록 활성화 신호를 반전하여 출력하는 제1 인버터;
    상기 제1 인버터의 출력 신호를 반전하고 소정시간 지연하여 출력하는 홀수개의 제2 인버터; 및
    상기 제1 인버터의 출력 신호와 상기 제2 인버터의 출력 신호를 부정 논리곱하여 상기 블록 활성화 신호가 비활성화 되면 상기 홀수개의 제2 인버터에 의한 지연시간 동안 활성화되고 다시 비활성화되는 블록 신호를 출력하는 제1 낸드 게이트 를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 블록 신호는
    비활성화 상태에서 승압 전압 레벨을 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 복수개의 메인 워드 라인 드라이버는
    복수개의 제2 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제2 낸드 게이트는
    전원 전압과 출력 노드 사이에 연결되고 상기 블록 신호에 응답하여 상기 출력 노드를 전원 전압 레벨로 프리차지하는 프리차지부;
    상기 출력 노드와 접지 전압 사이에 연결되고 상기 어드레스에 응답하여 프리차지된 상기 출력 노드를 접지 전압 레벨로 강하하는 선택부; 및
    상기 출력 노드의 전압 레벨을 반전하여 상기 워드 라인 활성화 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 전원 전압은
    승압 전압인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 프리차지부는
    상기 전원 전압과 소스 단자가 연결되고 상기 출력 노드와 드레인 단자가 연결되며 게이트 단자로 상기 블록 신호를 인가받는 제1 PMOS 트랜지스터; 및
    상기 전원 전압과 소스 단자가 연결되고 상기 출력 노드와 드레인 단자가 연결되며 게이트 단자로 상기 워드 라인 활성화 신호를 인가받는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제2 PMOS 트랜지스터는
    프리차지된 상기 출력 노드의 전압이 누설 전류 등으로 인하여 강하하는 것을 방지하기 위한 트랜지스터로서 제1 PMOS 트랜지스터 보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5 항에 있어서, 상기 선택부는
    각각 게이트 단자로 상기 어드레스를 인가받는 직렬로 연결된 복수개의 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
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