KR100361863B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100361863B1
KR100361863B1 KR1019990025354A KR19990025354A KR100361863B1 KR 100361863 B1 KR100361863 B1 KR 100361863B1 KR 1019990025354 A KR1019990025354 A KR 1019990025354A KR 19990025354 A KR19990025354 A KR 19990025354A KR 100361863 B1 KR100361863 B1 KR 100361863B1
Authority
KR
South Korea
Prior art keywords
signal
refresh
word line
block
output
Prior art date
Application number
KR1019990025354A
Other languages
English (en)
Other versions
KR20010004651A (ko
Inventor
박종태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990025354A priority Critical patent/KR100361863B1/ko
Priority to US09/599,465 priority patent/US6246631B1/en
Publication of KR20010004651A publication Critical patent/KR20010004651A/ko
Priority to US09/846,778 priority patent/US6469947B2/en
Application granted granted Critical
Publication of KR100361863B1 publication Critical patent/KR100361863B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 NK 리프레쉬 사이클을 갖는 메모리 소자에서 잉여의 로오 어드레스를 이용하여 액세스시 인에블되는 워드라인의 저항 및 캐패시턴스를 줄여 워드라인의 인에이블 속도를 줄여 주도록 한 반도체 메모리 장치에 관한 것으로, 2nk 리프레쉬와 nk 리프레쉬를 동시에 구현하여 신호에 의해 선택되는 소자의 경우 nk 리프레쉬로 셋업된 소자에서 컴프레스되는 어드레스를 이용하여 리드/라이트 동작을 수행함에 따라 2nk리프레쉬에 비해 인에이블되는 워드라인 길이가 1/2로 줄어 들어 워드라인에 연결된 셀의 갯수 또한 줄어 들게 되므로 로오 패스쪽에서 종래의 2NK/NK 리프레쉬 소자에 비해 상당한 속도 향상을 가져오게 된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 NK 리프레쉬때 2N 로오인 블록 세트에서 두 블록의 워드라인이 동시에 인에이블되는 것을 이용하여 더블 워드라인을 인에이블시키도록 한 반도체 메모리 장치에 관한 것이다.
고립된 셀 캐패시터에는 전하의 형태로 데이터가 저장되고, 이 셀 캐패시터에 저장된 전하는 누설 전류에 의해 소멸되므로 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 읽어 보고 다시 써넣은 반복된 과정이 필요한데, 이를 리프레쉬 동작이라 한다.
리프레쉬 동작은 라스신호(/RAS)를 "H"에서 "L"로 하여 로오 어드레스에 해당하는 워드 라인을 온(ON)한 뒤 센스 앰프를 활성화시킴으로써 이루어지고, 이러한 리프레쉬 동작을 행하게 되면 한 워드 라인에 연결된 모든 셀이 동시에 리프레쉬된다.
즉, 디램의 리프레쉬 동작은 외부로부터 리프레쉬 어드레스를 인가받은 뒤 라스신호(/RAS)를 하강시켰다가 다시 상승시키는 1사이클로 실행되는데, 몇 번의 사이클만에 디램 전체의 로오(row)가 모두 선택되어 리프레쉬가 완결되는가를 나타내는 수를 리프레쉬 사이클(REFRESH CYCLE)이라 한다. 다시 말해서, 리프레쉬 사이클이란 디램의 전체 셀을 리프레쉬하기 위해서 워드 라인을 몇 개나 활성화해야 하는가를 나타낸다.
종래, 디램(DRAM)과 같은 메모리 소자의 경우 한 소자의 리프레쉬 사이클이 NK 리프레쉬와 2NK 리프레쉬를 동시에 지원할 수 있게 디자인한 후 이를 본딩옵션으로 처리할 수 있게 하고 있다. 그래서, 하나의 소자가 완성된 후 이를 NK 리프레쉬가 지원되는 보드와 2NK 리프레쉬가 지원되는 보드중에서 하나의 보드에서 사용하게끔 한다. 흔히 메모리 소자를 2NK 리프레쉬로 사용하는 경우 본딩 옵션을 "H"로 처리하고 NK 리프레쉬로 사용하는 경우 본딩 옵션을 "L"로 처리하고 있다.
이러한 종래의 메모리 소자에서는 리프레쉬 사이클이 NK 리프레쉬, 2NK 리프레쉬에 상관없이 항상 2NK 리프레쉬를 기준으로 액세스 동작(즉, 리드(read)/라이트(write))을 한다.
도 1은 종래의 NK 리프레쉬 소자의 로오 패스중 어드레스관련 블록도이다.
제 1버퍼(10)는 전체 블록 세트(BS; Block Set)를 양분하는 어드레스(add_2NK) 및 리프레쉬 모드를 지정하는 로우 액티브인 리프레쉬 모드지정신호(NK-refreshb)를 입력받아 버퍼링하고, 제 2버퍼(12)는 블록 선택 어드레스(add_block)를 입력받아 버퍼링하며, 제 3버퍼(14)는 선택된 블록 내의 셀 어레이에서 하나의 워드라인을 선택하도록 하는 워드라인 선택 어드레스(add_wordline)를 입력받아 버퍼링한다.
상기 리프레쉬 모드지정신호(NK_refreshb)가 "로우(L)"이면 상기 제 1버퍼(10)의 출력신호(addx_2NK, addxb_2NK)는 컴프레스(compress)되어 모두 "하이(H)"로 고정되고, 이 고정된 신호는 상기 제 2버퍼(12)의 출력신호(addx_block, addxb_block)와 함께 제 4버퍼(16)에서 재차 버퍼링된 후 블록 제어부(20)로 입력된다. 블록 제어부(20)에서는 블록 세트 양분할 어드레스(add_2NK)가 컴프레스되었기 때문에 2N개의 블록(B)중에서 두 개를 선택하게 된다. 그리고, 상기 제 3버퍼(14)의 출력신호(addx_wordline, addxb_wordline)는 제 5버퍼(18)에서 재차 버퍼링된 후 디코더(22)를 통해 디코딩되어 상기 선택된 두 개의 블록(B; 셀어레이의 집합)으로 제공된다.
그에 따라, 선택된 두 개의 블록(B)에서는 해당하는 비트라인 센스앰프 제어부(ctr1_1~ctr1_2n+1)에 의해 비트라인 센스앰프(BL S/A)와 비트라인이 연결되고, 메인 워드라인 구동부(mw1_1~mw1_2n)에 의해 선택된 두 개의 블록(B)내의 셀 어레이(24a, 24b, 24c, 24d)에 존재하는 워드라인이 인에이블된다.
도 2는 종래 2NK 블록 세트중 전체 셀 어레이를 1/2로 구분짓는 어드레스(add_2NK)를 나타낸 도면으로서, 종래 2NK 블록 세트는 2개의 1NK 블록 세트로 구성되고, 각각의 셀 어레이(0~N)는 K개의 워드라인을 구비한다. 그리고, 각각의 셀 어레이를 지정하는 어드레스(00···00~11···11)에서 최상위 비트가 바로 2NK 블록 세트중 전체 셀 어레이를 양분하는 어드레스로서, NK 리프레쉬때 컴프레스(compress)되는 어드레스(add_2NK)이다. 한편 상기 최상위 비트를 제외한 어드레스가 블록 선택 어드레스 (add_block)로 된다. 그에 따라, NK 리프레쉬를 행하는 경우 컴프레스되는 어드레스(add-2NK)로 인해 위쪽 NK 블록세트와 아래쪽 NK블럭세트로 양분된 블록 세트에서 동일한 블록 선택 어드레스(add_block)에 의해 위쪽의 어느 한 셀 어레이와 그에 상응하는 아랫쪽의 셀 어레이가 동시에 선택된다.
상술한 바와 같이 NK 리프레쉬와 2NK 리프레쉬를 하나의 메모리 소자에 구현하고서 본딩 옵션에 의해 NK 리프레쉬를 행하는 경우 로오 어드레스들 중에서 하나를 사용하지 않게 되고, 리드/라이트시 인에이블되는 워드라인의 수가 두배로 되므로, 결국 2NK 리프레쉬 소자와 비교하여 볼 때 로오 패스에서 대략 2배의 전류를 소모하면서 액세스 동작을 수행하게 되는 문제가 발생된다.
따라서 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, NK 리프레쉬 사이클을 갖는 메모리 소자에서 잉여의 로오 어드레스를 이용하여 액세스시 인에이블되는 워드라인의 저항 및 캐패시턴스를 줄여 워드라인의 인에이블 속도를 줄여 주도록 한 반도체 메모리 장치를 제공함에 목적이 있다.
상기한 목적을 달성하기 위해 본 발명은, 다수개의 횡방향으로 배열된 셀 어레이를 갖는 블록을 종방향으로 다수개 가진 블록 세트를 구비한 반도체 메모리 장치에 있어서,
블록 세트 양분할 어드레스, 리프레쉬 모드지정신호 및 리프레쉬 요구신호를 입력받아 버퍼링하는 버퍼링수단;
NK 리프레쉬 모드지정시 상기 버퍼링수단의 출력중에서 컴프레스되는 블록 세트 양분할 어드레스와 블록 선택 어드레스를 입력받아서 상기 다수개의 블록 중 해당하는 블록의 좌/우측 셀 어레이 군을 택일하는 수단 및;
입력되는 워드라인 선택 어드레스를 버퍼링하고 디코딩하여 상기 선택된 좌측 또는 우측 셀 어레이 군의 메인 워드라인을 구동하는 수단을 구비하고;
상기 블록 세트는 각각의 블록의 정중앙에 위차한 서브 워드라인 드라이버를 기준으로 하여 좌우 동일 개수의 셀 어레이 군으로 대칭되게 분리되고, 상기 좌측의 셀 어레이 군과 우측의 세 어레이 군은 각각 별개의 메인 워드라인을 통해 메인 워드라인 구동부에 연결되 것을 특징으로 한다.또한, 본 발명은 다수개의 횡방향으로 배열된 셀 어레이를 갖는 블록을 종방향으로 다수개 갖는 블록 세트를 구비한 반도체 메모리 장치에 있어서,블록 세트 양분할 어드레스, 리프레쉬 모드 지정신호 및 리프레쉬 요구신호를 입력받아 버퍼링하는 버퍼링수단;상기 버퍼링수단으로부터 출력되는 신호들 중에서 컴프레스되는 블록 세트 양분할 어드레스와 블록 선택 어드레스를 입력받아 상기 다수개의 블록 중 해당하는 어느 한 블록을 선택하는 수단;상기 버퍼링수단으로부터 출력되는 신호들을 디코딩하여 상기 선택된 블록에서 더블 워드라인 구조를 갖는 메인 워드라인의 좌측 또는 우측 셀 어레이 군을 선택하는 수단; 및워드라인 선택 어드레스를 버퍼링하고 디코딩하여 해당하는 메인 워드라인을 구동하는 수단을 구비하고;상기 블록 세트는 각각의 블록의 정중앙에 위치한 서브 워드라인 드라이버를 기준으로 하여 좌우 동일 개수의 셀 어레이 군으로 대칭되게 분리되고, 상기 좌측의 셀 어레이 군과 우측의 셀 어레이 군은 각각 별개의 메인 워드라인을 통해 메인 워드라인 구동부에 연결된 것을 특징으로 한다.
도 1은 종래의 NK 리프레쉬 소자의 로오 패스중 어드레스 관련 블럭도,
도 2는 종래 2NK 블록 세트중 전체 셀 어레이를 1.2로 구분짓는 어드레스를 나타낸 도면.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블럭도.
도 4는 도 3에 도시된 제 1버퍼의 내부회로의 일예.
도 5 및 도 6은 도 3에 도시된 메인 워드라인 디코딩회로부의 내부구성도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 20 : 제 1버퍼 12, 32 : 제 2버퍼
14, 34 : 제 3버퍼 16, 36 : 제 4버퍼
18, 38 : 제 5버퍼 20, 42 : 블록 제어부
22, 44, 46 : 디코더 40 : 제 6버퍼
BS : 블록 세트 B : 블록
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 3는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다
제 1버퍼(30)는 블록 세트 양분할 어드레스(add_2NK)와 리프레쉬 모드지정신호(NK_refreshb) 및 리프레쉬 동작을 요구하는 리프레쉬 요구신호(Refresh_requestb)를 입력받아 버퍼링하고, 제 2버퍼(32)는 블록 선택 어드레스(add_block)를 입력받아 버퍼링하며, 제 3버퍼(34)는 워드라인 선택 어드레스(add_wordline)를 입력받아 버퍼링한다.
제 4버퍼(36)는 상기 제 1버퍼(30)에서 출력되는 모디파이(modify)된 신호(addx_NK, addxb_NK)를 입력받아 버퍼링하고, 제 5버퍼(38)는 상기 제 2버퍼(32)에서 출력되는 신호(addx_block, addxb_block)를 입력받아 버퍼링하여 블록 제어부(42)로 인가하며, 제 6버퍼(40)는 상기 제 3버퍼(34)에서 출력되는 신호(addx_wordline, addxb_wordline)를 입력받아 버퍼링한다. 또한, 상기 블록 제어부(42)에는 상기제 1버퍼(30)에서 출력되는 신호(addx_2NK, addxb_2NK)가 컴프레스된 후에 입력된다.
상기 모디파이된 신호(addx_2NK, addxb_2NK)는 컴프레스(compress)되지 않는 어드레스로서 더블 워드라인 구조에서 메인 워드라인의 좌측 mw1_L; rkr 블록(B)의 좌측 셀 어레이 군(24a, 24b) 또는 우측 mw1_R; rkr 블록(B)의 우측 셀 어레이 군 (24c, 24d)을 결정하도록 하는 어드레스이며 상기 제 1버퍼(30)의 버퍼링 결과 컴프레스되는 블록 세트 양분할 어드레스(add_2NK)와는 별도로 생성된다.
상기 블록 제어부(42)는 상기 제 5버퍼(38)를 통해입력된 신호를 기초로 다수개의 블록(B) 중에서 어느 한 블록(B)을 선택하고, 그 선택된 블록(B)에 대응되게 설치된 비트라인 센스앰프 제어부(ctrld_1~ctrld_2n_1)로 그 신호를 보낸다.디코더(44)는 상기 제 4버퍼(36)에서 출력되는 신호를 디코딩하여 그 결과를 각 블록(B)에 대응되게 설치된 비트라인 센스앰프 제어부(ctrld_1~ctrld_2n+1)와 메인 워드라인 구동부(mwld_1~mwld_2n)로 보낸다.디코더(46)는 상기 제 6퍼퍼(40)에서 출력되는 신호를 디코딩하여 그 결과를 각 블록(B)에 대응되게 설치된 메인 워드라인 구동부(mwld_1~mwld_2n)로 보낸다.
블록 세트(BS)는 다수개의 블록(B)으로 구성되고, 각각의 블록(B)은 다수개의 셀 어레이(24a, 24b, 24c, 24d)를 구비하게 된다. 그리고, 상기 각각의 블록(B)을 서브 워드라인 드라이버(50)를 기준으로 하여 좌우 동일 개수의 셀 어레이 군 (24a, 24b; 24c, 24d)으로 대칭되게 분리하엿을 경우 좌측의 셀 어레이군(24a, 24b,)과 우측의 셀 어레이군(24c, 24d)은 각각 별개의 메인 워드라인(48a, 48b)을 통해 상기 메인 워드라인 구동부(mwld_1~mwld_2n)와 연결된다. 상기 서브 워드라인 드라이버(50)에는 두 개의 워드라인 부스팅신호(px;Vpp)라인(52)이 연결되고, 각각의 워드라인 부스팅신호 라인(52)은 좌측 셀 어레이 군(24a, 24b)과 우측 셀 어레이 군(24c, 24d)을 각각 담당하게 된다.
본 발명의 실시예에서는 서브 워드라인 드라이버(50)에 연결된 워드라인 부스팅신호 라인(52)을 두 개로 하였으나, 한 개로 구현하여도 무방하다.
상기 비트라인 센스앰프 제어부(ctrld_1~ctrld_2n+1)는 블록 선택 어드레스(add_block)와 함께 비트라인 센스앰프(BL S/A)와 셀 어레이 턴온/턴오프시키는 Bish(도시 생략)와 Bisl(도시생략)를 선택하게 되는데, 상기 모다파이된 신호인 "addx_NK, addxb_NK"에 의해 Bish_R와 Bisl_R(각 블록 (B)의 우측 셀 어레이 군)이나 Bish_L과 Bshl_L(rkr 블록(B)의 좌측 셀 어레이 군)을 선택하게 된다.
그리고, 상기 메인 워드라인 구동부(mwld_1~mwld_2n)는 셀 어레이에서 하나 내지 몇 개의 워드라인의 좌측 및 우측 즉, mwl_R과 mwl_L중 하나를 선택하게 된다.
도 4는 도 3에 도시된 제 1버퍼(30)의 내부회로의 일예로서, 상기 제 1버퍼(30)는 블록 세트 양분할 어드레스(add_2NK)신호와 기준전압을 상호 비교하는 차동 증폭기(60)와, 상기 차동 증촉기(60)의 출력단(N1) 신호 및 리프레쉬 모드지정신호(NK_refreshb)를 입력받아 낸드(NAND) 처리하여 컴프레스될 신호(addx_2NK)를 출력하는 낸드 게이트(ND1)와, 상기 차동 증폭기(60)의 다른 출력단(N2) 신호 및 리프레쉬 모드지정신호(NK_refreshb)를 입력받아 낸드 처리하여 상기 신호(addx_2NK)와 함께 컴프레스될 다른 신호(addxb_2NK)를 출력하는 낸드 게이트(NK2)와, 상기 차동 증폭기(60)의 출력단(N1) 신호, 상기 리프레쉬 모드지정신호(NK_refreshb) 및 리프레수 요구신호(Refresh_requestb)를 입력받아 논리 조합하여 모디파이된 신호(addx_NK)를 출력하는 논리회로부(62)와, 상기 차동 증폭기(60)의 출력단(N2) 신호, 상기 리프레쉬 모드지정신호(NK_refreshb) 및 리프레쉬 요구신호(Refresh_requestb)를 입력받아 논리 조합하여 모디파이된 신호(addxb_NK)를 출력하는 논리회로부(64)로 구성된다.
상기 차동 증폭기(60)는 상호 크로스 커플된 PMOS트랜지스터(P2, P3)와, NMOS트랜지스터(N2, N3)와, 상기 PMOS트랜지스터(P2)에 병렬로 접속되고 버퍼링 시작신호(buffering_startb)에 의해 온/오프되는 PMOS 트랜지스터(P1)와, 상기 PMOS트랜지스터(P3)에 병렬로 접속되고 버퍼링 시작신호(buffering_startb)에 의해 온오프되는 PMOS 트랜지스터(P4)와, 자신의 게이트가 상기 NMOS 트랜지스터(N2)의 게이트에 접속되고 드레인이 출력단(N1)에 접속된 NMOS 트랜지스터(N1)와, 자신의 게이트가 상기 NMOS 트랜지스터(N3)의 게이트에 접속되고 드레인이 출력단(N2)에 접속된 NMOS 트랜지스터(N43)와, 자신의 드레인이 상기 NMOS 트랜지스터(N2, N3)의 소오스에 공통으로 접속되고 소오스가 접지되며 게이트로는 다수의 인버터에 의해 지연된 버퍼링 시작신호(buffering_startb)를 입력받는 NMOS 트랜지스터(N5)와, 상기 NMOS 트랜지스터(N1)의 소오스에 드레인이 접속되고 상기 버퍼링 사작신호(buffering_startb)에 의해 온/오프 동작하는 NMOS 트랜지스터(N8)와, 상기 NMOS 트랜지스터(N4)의 소오스에 드레인이 접속되고 상기 버퍼링 시작신호(buffering_startb)에 의해 온/오프 동작하는 NMOS 트랜지스터(N18)와, 드레인이 상기 NMOS 트랜지스터(N8)의 소오스에 접속되고 카스신호(CAS)에 의해 동작 제어되는 NMOS 트랜지스터(N9)와, 상기 NMOS 트랜지스터(N18)의 소오스에 상호 병렬로 접속되고 소정 레벨의 카스신호(cas)에 대하여 상호 반대되게 동작하는 NMOS 트랜지스터(N12, N14)와 상기 NMOS 트랜지스터(N12)와 접지 (Vssi) 사이에 접속되고 기준전압(refrence_voltage; Vinti/2)을 게이트로 입력받는 NMOS트랜지스터(n13) ALC, 상기 NMOS트랜지스터(N14)와 접지(Vssi) 사이에 접속되고 기준전압(refrence_refreshb; Vinti/2)을 게이트로 입력받는 NMOS 트렌지스터(N15)를 구비한다.
상기 논리회로부(62, 64)는 각각 상기 리프레쉬 모드지정신호(NK_refreshb)를 반전시키는 인버터(I1; I2)와, 이 인버터(I1;I2)의 출력신호, 상기 차동 증폭기(60)의 출력단(N1; N2) 신호 및 리프레쉬 요구신호(Refresh_requestb)를 입력받아 낸드 처리하는 3입력 낸트게이트(ND3; ND4)를 구비한다.
상기와 같이 구성된 제 1버퍼(30)의 동작을 설명하면, 리프레쉬 모드지정신호(NK_refreshb)가 "로우"이고 리프레쉬 요구신호(refresh_requestb)가 "하이"인 상태(즉 NK리프레쉬 모드에서 드블 워드라인 구조의 액세스 동작이 행해지도록 하는 상태)에서 블록 세트 양분할 어드레스(add_2NK)의 신호가 기준전압(refrence_voltage)보다 클 경우에는 차동 증폭기(60)의 출력단(N1)은 로우레벨이고 다른 출력단(N1)은 하이레벨로 되어, 논리회로부(62)에서는 하이레벨의 신호(addx_NK)를 출력하고 논리회로부(64)에서는 로우레벨의 신호 (addxb_NK)를 출력하게 된다.
한편, 리프레쉬 모드지정신호(NK_refreshb)가 "로우"이고 리프레쉬 요구신호(refersh_requestb)가 "하이"인 상태(즉, NK리프레쉬 모드에서 더블 워드라인 구조의 액세스 동작이 행해지도록 하는 상태)에서 블록 세트 양분할 어드레스(add_2NK)의 신호가 기준전압(reference_voltage)보다 작을 경우에는 차동 증폭기(60)의 출력단(N1)은 하이레벨이고 다른 출력단(N1)은 로우레벨로 되어, 논리회로부(62)에서는 로우레벨의 신호(addx_NK)를 출력하고 논리회로부(64)에서는 하이레벨의신호(addxb_NK)를 출력하게 된다.
이와 같이 NK리프레쉬 모드에서 "하이"레벨로 출력되는 상기 제 1버퍼(30)의 출력신호(addx_NK)는 메인 워드라인의 좌측(mwl_L; 블록(B)의 좌측 셀 어레이 군 (24a, 24b)의 메인 워드라인)을 선택하는데 이용되고, 상기 "하이"레벨로 출력되는 상기 제 1버퍼(30)의 출력신호(addxb_NK)는 메인워드라인의 우측(mwl_R; 블록(B)의 우측 셀 어레이군 (24c, 24d)의 메인 워드라인)을 선택하는데 이용된다.
도 5는 도 3에 도시된 메인 워드라인 구동부의 내부구성도이다.
동 도면은 메인 워드라인의 오른쪽 부분 즉, 각 블록(B)의 우측 셀 어레이 군(24c, 24d)을 선택하는 회로도이다.
동 도면에 따른 메인 워드라인 구동부는 제 1버퍼(30)의 논리회로부(64)에서 출력되는 신호(addxb_NK)가 하이일 때 구동하게 되는데, 워드라인 선택 어드레스(addx_wordline1<0:3>)의 신호에 의해 해당하는 경로를 따라 메인 워드라인의 오른쪽 부분 (mwl_R<0:3>)을 활성화시키게 된다.
즉, 각각의 메인 워드라인(mwl_R<0:3>)에는 워드라인 선택 어드레스(addx_wordline1<0>) 신호에 의해 해당하는 메인 워드라인 (mwl_R<0>)을 활성화시키는 제 1경로 제어회로(70)와, 워드라인 선택 어드레스(addx_wordline1<1>) 신호에 의해 해당하는 메인 워드라인 ((mwl_R<0>)을 활성화 시키는 제 2경로 제어회로(80)와, 워드라인 선택 어드레스(addx_wordline1<2>) 신호에 의해 해당하는 메인 워드라인(mwl_R<2>)을 활성화시키는 제 3경로 제어회로(90)와, 워드라인 선택 어드레스(addx_wordline1<2>) 신호에 의해 해당하는 메인 워드라인 (mwl_R<3>)을 활성화시키는 제 4경로 제어회로(100)가 설치된다.
상기 제 1경로 제어회로(70)는 블록 선택신호(block_selection)와 워드라인 선택 어드레스(addx_wordline1<0>) 신호에 의해 출력단(A1)의 신호레벨을 어느 일정벨로 프리차지시키는 프리차지부(72)와, 상기 프리차지부(72)의 출력신호를 래치하여 상응하는 메인 워드라인 (mwl_R<0>)을 구동하는 래치부(74)로 구성된다.
상기 프리차지부(72)는 전원전압단(Vppi)과 출력단 (A1) 사이에 접속되고 상기 블록 선택신호(block_seletion)에 의해 온/오프되는 PMOS 트랜지스터(P)와, 상기 출력단(A1)과 상기 제 1버퍼(30)의 논리 회로부(64)에서 출력되는 신호(addxb_NK)에 의해 온/오프 동작하는 NMOS 트랜지스터(N20)의 드레인 사이에 접속되어 워드라인 선택 어드레스 (addx_wordline1<0>)신호에 의해 온/오프되는 NMOS트랜지스터(N)로 구성된다. 상기 래치부(74)는 상기 출력단 (A1)과 메인 워드라인 (mwl_R<0>) 사이에 상호 직렬로 접속된 인버터(I10, I11)와, 전원전압단(Vppi)과 상기 출력단 (A1) 사이에 접속되고 상기 인버터(I10)DM 출력신호에 의해 온/오프되는 PMOS 트랜지스터(PM)로 구성된다.
상기 제 2경로 제어회로(80)는 블록 선택신호(block_selection)와 워드라인 선택 어드레스(addx_wordline1<1>) 신호에 의해 출력단(A2)의 신호레벨을 어느 일정 레벨로 프리차지시키는 프리차지부(82)와, 상기 프리차지부(82)의 출력신로를 래치하여 상응하는 메인 워드라인 (mwl_R<1>)을 구동하는 래치부(84)로 구성된다. 상기 프리차지부(82)와 래치부(84)의 내부회로구성은 상술한 프리차지부(72)와 래치부(84)의 내부회로구성과 동일하다.
상기 제 3경로 제어회로(90)는 블록 선택신호(block_selection)와 워드라인 선택 어드레스(addx_wordline1<2>) 신호에 의해 출력단(A3)의 신호레벨을 어느 일정레벨로 프리차지시키는 프리차지부(92)와, 상기 프리차지부(92)의 출력신호를 래차하여 상응하여 메인 워드라인 (mwl_R<2>)을 구동하는 래치부(94)로 구성된다. 상기 프리차지부(92)와 래치부(94)의 내부회로구성은 상술한 프리차지부(72)와 래피부(84)의 내부회로 구성과 동일하다.
상기 제 4경로 제어회로(100)는 블록 선택신호(block_selection)와 워드라인 선택 어드레스(addx_wordline1<3>) 신호에 의해 출력단(A4)의 신호레벨을 어느 일정 레벨로 프리차지시키는 프리차지부(102)와, 상기 프리차지부(102)의 출력신호를 래차하여 상응하여 메인 워드라인(mwl_R<3>)을 구동하는 래치부(104)로 구성된다. 상기 프리차지부(102)와 래치부(104)의 내부회로구성은 상술한 프리차지부(72)와 래피부(84)의 내부회로 구성과 동일하다.
도 6은 메인 워드라인의 왼쪽 부분 즉, 각 블록(B)의 좌측 셀 어레이 군 (24a, 24b)을 선택하는 메인 워드라인 구동회로부의 회로도이다.
도 6에 도시된 메인 워드라인 구동부는 제 1버퍼(30)의 논리회로부(62)에서 출력되는 신호(addx_NK)가 하이일 때 구동하게 되는데, 워드라인 선택 어드레스(addx_wordline1<0:3>)에 의해 해당하는 경로를 따를 메인 워드라인(mwl_L<3>)을 활성화시키게 된다. 상기 도 6에 도시된 회로도의 구성은 상술한 도 5의 구성과 동일하므로 구성설명을 생략한다.
한편, 로오 패스(Row path)에 대해 상술한 발명의 실시예가 적용된다고 하더라도 칼럼 패스(Column path)가 종래와 동일하게 동작해 버리면 오동작을 하게 된다. 즉, 비트라인과 데이터 버스라인을 연결하는 yi(미도시)신호가 종래처럼 블록 세트(BS)에서 하나씩만 인에이블된다면 본 발명에 기초한 동작에 의해 로오 패스는 블록(B)의 우측 셀어레이 군 영역을 열었는데 칼럼 패스에서 yi는 좌측 셀 어레이 군영역에서 인에이블되어 결국 비트라인과 데이터 버스라인은 어느 곳에서도 서로 연결되지 않게 된다.
따라서, NK 리프레쉬 소자에서 본 발명에 기초한 동작이 구현되기 위해서는 yi가 블록세트(BS)에서 두 개씩 인에이블되어야 한다. 이것을 위해 NK 리프레쉬를 알리는 리프레쉬 모드지정신호(NK-refreshb)가 로우로 인에이블되면 블록(B)에서 가장 큰 영역을 구분하여 선택하는 어드레스(Y-add)를 컴프레스시켜 yi를 로오패스에서 본 발명에 의해 구분되는 mwl_R 또는 mwl_L 둘 중에서 어느 한 곳에서는 꼭 인에이블되게 해준다. 만약 2NK 리프레쉬에서 한 블록(B)내의 셀 어레이(또는 한 워드라인)에서 두 개의 yi가 뜨게 되면 에이터 버스라인에서 두 개의 데이터가 충돌하게 되므로 상기 리프레쉬 모드 지정신호(NK_refreshb)에 의해 확실하게 제어해야 한다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작에 대해 설명하면 다음과 같다.
먼저, 제 1버퍼(30)는 입력되는 신호(add_2NK, NK-refreshb, Refresh_request)를 버퍼링하여 컴프레스될 어드레스(addx_2NK, addxb_2NK)와 컴프레스되지 않는 어드레스(addx_NK, addxb_NK)를 출력한다.
본 발명의 실시예에서는 NK 리프레쉬 모드하에서 상기 제 1버퍼(30)로 입력되는 리프레쉬 요구신호(Refresh_requestb)가 "하이"이면 더블 워드라인 구조의 액세스동작을 수행하게 되고, 상기 리프레쉬 요구신호(Refresh_requestb)가 "로우"이면 노멀한 NK 리프레쉬 동작을 수행하게 된다. 다시 말해서, 리프레쉬 시작을 알리는 리프레쉬 요구신호(Refresh_requestb)가 "로우"로 인에이블되면 제 1버퍼(30)내의 낸드 게이트(ND3, ND4)의 출력인 "addx_NK, addxb_NK"는 모두 "하이"로 되어 셀 어레이의 메인 워드라인을 좌측, 우측 구분하지 않고 동시에 인에이블시키게 된다.
한편, 상기 출력 어드레스 (addx-2NK, addxb_2NK)는 컴프레스되어 블록 제어부(42)로 입력되고, 컴프레스되지 않는 어드레스(addx-NK, addxb_NK)는 제 4버퍼(36)를 거쳐 디코더(44)에서 디코딩된 후 비트라인 센스앰프 회로부(ctrld_1~ctrld_2n+1)와 메인 워드라인 디코딩부(mwld_1~mwld_2n)로 입력된다.
따라서, 상기 비트라인 센스앰프 회로부(ctrld_1~ctrld_2n+1)에서는 블록 선택 어드레스(add_block)에 의해 선택된 블럭(B)의 비트라인 센스앰프(BL S/A)와 셀 어레이를 턴온/턴오프시키는 Bish와 Bisl를 선택하게 되는데, 상기 모디파이된 신호(addx-NK, addxb_NK)에 의해 Bish_R와 Bisl_R(블럭(B)의 우측 셀 어레이 군 (24c, 24d)) 또는 Bish_L와 Bisl_l(블럭(B)의 좌측 셀 어레이군 (24a, 24b))을 선택하게 된다. 그리고, 상기 메인 워드라인 구동부(mwld_1~mwld_2n)도 역시 워드라인 선택 어드레스(add_wordline)에 의해 현재 선택된 블록(B)의 워드라인의 좌측 또는 우측을 선택하게 된다. 이렇게 선택된 좌측 메인 워드라인(mwl_L) 또는 우측 메인 워드라인(mw1_R)은 2NK 리프레쉬 소자와는 동일 하면서도 종래의 NK 리프레쉬 소자에 비해서는 1/2배 만큼의 셀만을 턴온시키게 된다.
예를 들어, 도 4에서 "addx_NK"가 하이일 때 블록(B)의 좌측 셀 어레이 군(24a, 24b)을 선택하도록 회로를 구성하였다면, 하이레벨의 "addx_NK"에 의해 좌측 메인 워드라인(mwl_L)이 한 블록 세트에서 NK 리프레쉬 사이클에 맞춰 인에이블되어 비로소 NK개의 워드라인마다 하나씩의 워드라인을 인에이블시키게 된다. 이때, Bish_L과 Bisl_L 또는 NK 리프레쉬 사이클에 맞춰 해당되는 셀 어레이 군 (24a, 24b)을 그에 상응하는 비트라인 센스앰프(BL S/A)와 턴온시키기 위해 인에이블된다.
이상 설명한 바와 같은 본 발명에 의하면, 2NK 리프레쉬와 NK 리프레쉬를 동시에 구현하여 신호에 의해 선택되는 소자의 경우 NK 리프레쉬로 셋업된 소자에서 컴프레스되는 어드레스를 이용하여 리드/라이트 동작을 수행하게 되면 메인 워드라인의 좌측 또는추측만을 인에이블시키게 되므로, 2NK 리프레쉬에 비해 인에이블되는 워드라인 길이가 1/2로 줄어 들어 워드라인에 연결된 셀의 개수 또한 줄어 들게 된다. 이것은 메인 워드라인 구동부의 로드가 1/2로 줄어드는 것을 의미하므로 로오 패스쪽에서 종래의 2NK/NK 리프레쉬 소자에 비해 상당한 속도 향상을 가져오게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (10)

  1. 다수개의 횡방향으로 배열된 셀 어레이를 갖는 블록을 종방향으로 다수개 갖는 블록 세트를 구비한 반도체 메모리 장치에 있어서,
    블록 세트 양분할 어드레스, 리프레쉬 모드지정신호 및 리프레쉬 요구신호를 입력받아 버퍼링하는 버퍼링수단;
    NK리프레쉬 모드 지정시 상기 버퍼링수단의 출력 중에서 컴프레스되는 블록 세트 양분할 어드레스와 블록 선택 어드레스를 입력받아서 상기 다수개의 블록 중 해당하는 블록의 좌/우측 셀 어레이 군을 택일하는 수단; 및
    입력되는 워드라인 선택 어드레스를 버퍼링하고 디코딩하여 상기 선택된 좌측 또는 우측 셀 어레이 군의 메인 워드라인을 구동하는 수단을 구비하고,
    상기 블록 세트는 각각의 블록의 정중앙에 위치한 서브 워드라인 드라이버를 기준으로 하여 좌우 동일 개수의 셀 어레이 군으로 대칭되게 분리되고, 상기 좌측의 셀 어레이 군과 우측의 셀 어레이 군은 각각 별개의 메인 워드라인을 통해 매인 워드라인 구동부에 연결된 것을 특징으로 하는 반도체 메모리 장치
  2. 제 1항에 있어서, 상기 버퍼링수단은,
    상기 블록 세트 양분할 어드레스와 기준 전압을 상호 비교하는 차동 증폭기와,
    상기 차동 증폭기의 제 1출력단 신호 및 상기 리프레쉬 모드지정신호를 입력받아 조합하여 컴프레스될 제1 신호를 출력하는 제 1조합회로와,
    상기 차동 증폭기의 제 2출력단 신호 및 상기 리프레쉬 모드지정신호를 입력받아 조합하여 상기 컴프레스될 제1 신호와 함께 컴프레스될 제2 신호를 출력하는 제 2조합회로와,
    상기 차동 증폭기의 제 1출력단 신호, 상기 리프레쉬 모드지정신호 및 상기 리프레쉬 요구신호을 입력받아 논리 조합하여 모디파이된 제1 신호를 출력하는 제 1논리회로부와,
    상기 차동 증폭기의 제 2출력단 신호, 상기 리프레쉬 모드지정신호 및 상기 리프레쉬 요구신호를 입력받아 논리 조합하여 모디파이된 제2 신호를 출력하는 제 2논리회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치
  3. 제 2항에 있어서,
    상기 제 1조합회로는 낸드게이트인 것을 특징으로 하는 반도체 메모리 장치
  4. 제 2항에 있어서,
    상기 제 2조합회로는 낸드게이트인 것을 특징으로 하는 반도체 메모리 장치
  5. 제 2항에 있어서, 상기 제 1 논리회로부는,
    상기 리프레쉬 모드지정신호를 반전시키는 인버터와,
    상기 인버터의 출력신호, 상기 차동 증폭기의 제 1출력단 신호 및 상기 리프레쉬 요구신호를 입력받아 논리 처리하는 논리회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치
  6. 제 5항에 있어서,
    상기 논리회로는 낸드게이트인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2항에 있어서, 상기 제 2논리회로부는,
    상기 리프레쉬 모드지정신호를 반전시키는 인버터와,
    상기 인버터의 출력신호, 상기 차동 증폭기의 제 2출력단 신호 및 상기 리프레쉬 요구신호를 입력받아 논리 처리하는 논리회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치
  8. 제 7항에 있어서,
    상기 논리 회로는 낸드게이트인 것을 특징으로 하는 반도체 메모리 장치.
  9. 다수개의 횡방향으로 배열된 셀 어레이를 갖는 블록을 종방향으로 다수개 갖는 블록 세트를 구비한 반도체 메모리 장치에 있어서,
    블록 세트 양분할 어드레스, 리프레쉬 모드 지정신호 및 리프레쉬 요구신호를 입력받아 버퍼링하는 버퍼링수단;
    상기 버퍼링수단으로부터 출력되는 신호들 중에서 컴프레스되는 블록 세트 양분할 어드레스와 블록 선택 어드레스를 입력받아서 상기 다수개의 블록 중 해당하는 어느 한 블록을 선택하는 수단;
    상기 버퍼링수단으로부터 출력되는 신호들을 디코딩하여 상기 선택된 블록에서 더블 워드라인 구조를 갖는 메인 워드라인의 좌측 또는 우측 셀 어레이 군을 선택하는 수단; 및
    워드라인 선택 어드레스를 버퍼링하고 디코딩하여 해당하는 메인 워드라인을 구동하는 수단을 구비하고,
    상기 블록 세트는 각각의 블록의 정중앙에 위치한 서브 워드라인 드라이버를 기준으로 하여 좌우 동일 개수의 셀 어레이 군으로 대칭되게 분리되고, 상기 좌측의 셀 어레이 군과 우측의 셀 어레이 군은 각각 별개의 메인 워드라인을 통해 메인 워드라인 구동부에 연결된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 버퍼링수단은,
    상기 블록 세트 양분할 어드레스와 기준전압을 상호 비교하는 차동 증폭기와,
    상기 차동 증폭기의 제1 출력단 신호 및 상기 리프레쉬 모드 지정신호를 입력받아 조합하여 검프레스될 제1 신호를 출력하는 제1 조합회로와,
    상기 차동 증폭기의 제2 출력단 신호 및 상기 리프레쉬 모드 지정신호를 입력받아 조합하여 상기 컴프레스될 제1 신호와 함께 컴프레스될 제2 신호를 출력하는 제2 조합회로와,
    상기 차동 증폭기의 제1 출력단 신호, 상기 리프레쉬 모드 지정신호 및 상기 리프레쉬 요구신호를 입력받아 논리 조합하여 모디파이된 제1 신호를 출력하는 제1 논리회로부와,
    상기 차동 증폭기의 제2 출력단 신호, 상기 리프레쉬 모드 지정신호 및 상기 리프레쉬 요구신호를 입력받아 논리 조합하여 모디파이된 제2 신호를 출력하는 제2 논리회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치
KR1019990025354A 1999-06-29 1999-06-29 반도체 메모리 장치 KR100361863B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990025354A KR100361863B1 (ko) 1999-06-29 1999-06-29 반도체 메모리 장치
US09/599,465 US6246631B1 (en) 1999-06-29 2000-06-22 Semiconductor memory device
US09/846,778 US6469947B2 (en) 1999-06-29 2001-05-02 Semiconductor memory device having regions with independent word lines alternately selected for refresh operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025354A KR100361863B1 (ko) 1999-06-29 1999-06-29 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20010004651A KR20010004651A (ko) 2001-01-15
KR100361863B1 true KR100361863B1 (ko) 2002-11-22

Family

ID=19597039

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025354A KR100361863B1 (ko) 1999-06-29 1999-06-29 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US6246631B1 (ko)
KR (1) KR100361863B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469947B2 (en) 1999-06-29 2002-10-22 Hyundai Electronics Co., Ltd. Semiconductor memory device having regions with independent word lines alternately selected for refresh operation
KR100632549B1 (ko) * 2000-06-29 2006-10-09 주식회사 하이닉스반도체 반도체 메모리 장치
US6438046B1 (en) * 2001-07-17 2002-08-20 Lsi Logic Corporation System and method for providing row redundancy with no timing penalty for built-in-self-repair (BISR) in high density memories
US20060257439A1 (en) * 2005-03-29 2006-11-16 Sabnis Ram W Cleansing compositions with color changing indicator
KR100700147B1 (ko) * 2005-12-13 2007-03-28 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970023393A (ko) * 1995-10-25 1997-05-30 김주용 메모리 장치
KR970051149A (ko) * 1995-12-26 1997-07-29 김광호 이중 워드라인 구조를 갖는 반도체 메모리장치
KR970051182A (ko) * 1995-12-12 1997-07-29 키타오카 타카시 반도체 기억 장치
KR19980053665A (ko) * 1996-12-27 1998-09-25 김영환 반도체 메모리 장치
KR19980076800A (ko) * 1997-04-14 1998-11-16 문정환 메모리셀의 이중 워드라인 디코딩장치
KR19990006104A (ko) * 1997-06-30 1999-01-25 김영환 차아지 리싸이클 방식을 이용한 디램장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393476A (en) 1981-07-13 1983-07-12 Fairchild Camera & Instrument Corp. Random access memory dual word line recovery circuitry
JPH02246087A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 半導体記憶装置ならびにその冗長方式及びレイアウト方式
JP3212714B2 (ja) 1991-12-04 2001-09-25 株式会社東芝 半導体集積回路
JPH0831573B2 (ja) 1992-10-01 1996-03-27 日本電気株式会社 ダイナミックｒａｍ
JP2812099B2 (ja) 1992-10-06 1998-10-15 日本電気株式会社 半導体メモリ
JP3386547B2 (ja) 1994-01-26 2003-03-17 株式会社東芝 リダンダンシ回路装置
JP2785717B2 (ja) 1994-09-30 1998-08-13 日本電気株式会社 半導体記憶装置
JP3607407B2 (ja) * 1995-04-26 2005-01-05 株式会社日立製作所 半導体記憶装置
JPH10241398A (ja) 1997-02-28 1998-09-11 Nec Corp 半導体メモリ装置
KR100265589B1 (ko) * 1997-06-30 2000-11-01 김영환 동기식 기억장치
US5864496A (en) 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
US5959929A (en) * 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
US6038634A (en) * 1998-02-02 2000-03-14 International Business Machines Corporation Intra-unit block addressing system for memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970023393A (ko) * 1995-10-25 1997-05-30 김주용 메모리 장치
KR970051182A (ko) * 1995-12-12 1997-07-29 키타오카 타카시 반도체 기억 장치
KR970051149A (ko) * 1995-12-26 1997-07-29 김광호 이중 워드라인 구조를 갖는 반도체 메모리장치
KR19980053665A (ko) * 1996-12-27 1998-09-25 김영환 반도체 메모리 장치
KR19980076800A (ko) * 1997-04-14 1998-11-16 문정환 메모리셀의 이중 워드라인 디코딩장치
KR19990006104A (ko) * 1997-06-30 1999-01-25 김영환 차아지 리싸이클 방식을 이용한 디램장치

Also Published As

Publication number Publication date
US6246631B1 (en) 2001-06-12
KR20010004651A (ko) 2001-01-15

Similar Documents

Publication Publication Date Title
US6798711B2 (en) Memory with address management
KR100316713B1 (ko) 반도체 메모리 장치 및 이에 적합한 구동신호 발생기
US20010002176A1 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US7035161B2 (en) Semiconductor integrated circuit
JP2501993B2 (ja) 半導体記憶装置
KR101409375B1 (ko) 반도체 메모리장치의 블록 디코딩 회로
US5969995A (en) Static semiconductor memory device having active mode and sleep mode
JPH05266669A (ja) シーケンス型ラッチ型行ラインリピータを有する半導体メモリ
US6069838A (en) Semiconductor memory device having sub-word line driving circuit
JPH10208484A (ja) 半導体記憶装置のデータ読出回路及び半導体記憶装置
KR20090103328A (ko) 플래시 메모리 소자 및 그 블록 선택 회로
KR20030028827A (ko) 반도체 기억장치 및 그 리프레싱 방법
US6269046B1 (en) Semiconductor memory device having improved decoders for decoding row and column address signals
KR100361863B1 (ko) 반도체 메모리 장치
KR100384559B1 (ko) 반도체 메모리 소자의 컬럼 디코딩 장치
US6404695B1 (en) Semiconductor memory device including a plurality of memory blocks arranged in rows and columns
JP2786420B2 (ja) データリード／ライト方法及びその装置
US20020002696A1 (en) Semiconductor memory device
GB2348723A (en) A semiconductor memory device having sequentially disabling activated word lines
KR20080040207A (ko) 반도체 메모리 장치
US6058067A (en) Multi-bank semiconductor memory device having an output control circuit for controlling bit line pairs of each bank connected to data bus pairs
KR100939116B1 (ko) 프리차지 시 전류소모를 줄일 수 있는 반도체 메모리 소자
KR100237050B1 (ko) 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로
KR100265603B1 (ko) 계층형 워드라인 구조의 로우 디코더
KR100207532B1 (ko) 반도체 메모리장치의 로우 어드레스 체인회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee