JP2812099B2 - 半導体メモリ - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にダイナミックＲＡＭ（ランダム・アクセス・メモリ）
に関する。
にダイナミックＲＡＭ（ランダム・アクセス・メモリ）
に関する。
【０００２】
【従来の技術】従来、図６に示すような回路で構成さ
れ、図７に示すようなタイミングで駆動されるワード線
駆動回路系を持つタイナミックＲＡＭがある。
れ、図７に示すようなタイミングで駆動されるワード線
駆動回路系を持つタイナミックＲＡＭがある。
【０００３】図７において、図６のメインワード線波形
３９０１，電源供給線波形３９０３，サブワード線波形
３９０４が示されている。
３９０１，電源供給線波形３９０３，サブワード線波形
３９０４が示されている。
【０００４】図６において、このワード先駆動方式は、
ワード線をメインワード線３２０１〜３２０３とサブワ
ード線３６０１〜３６５３との２つの階層に分け、１つ
のメインワード線例えば３２０１に、図８に示されるよ
うな回路で構成されるワードドライバ３５０１、３５１
１を経由して接続される複数のサブワード線３６０１、
３６１１が平行して配置されることを特徴としている。
ワード線をメインワード線３２０１〜３２０３とサブワ
ード線３６０１〜３６５３との２つの階層に分け、１つ
のメインワード線例えば３２０１に、図８に示されるよ
うな回路で構成されるワードドライバ３５０１、３５１
１を経由して接続される複数のサブワード線３６０１、
３６１１が平行して配置されることを特徴としている。
【０００５】図８において、本ワードドライバは、電源
供給線端子４１０１と接地端子４１０３との間に、Ｐチ
ャネルトランジスタ４２０１とＮチャネルトランジスタ
４２０２との直列体が接続され、その共通接続点をサブ
ワード線端子４１０４となし、メインワード線端子４１
０２を入力とする反転回路４３０１を設け、その出力を
Ｐ，Ｎチャネルトランジスタ４２０１，４２０２のゲー
トに接続している。
供給線端子４１０１と接地端子４１０３との間に、Ｐチ
ャネルトランジスタ４２０１とＮチャネルトランジスタ
４２０２との直列体が接続され、その共通接続点をサブ
ワード線端子４１０４となし、メインワード線端子４１
０２を入力とする反転回路４３０１を設け、その出力を
Ｐ，Ｎチャネルトランジスタ４２０１，４２０２のゲー
トに接続している。
【０００６】メインワード線３２０１，…はセルアレイ
部すべてを横断し、必然的に長くなるので、金属配線を
用いて抵抗を下げる必要がある。この方式では、メイン
ワード線３２０１，…の配線ピッチはサブワード線３６
１１，…のピッチ、つまりメモリセルのピッチの２倍と
なる。
部すべてを横断し、必然的に長くなるので、金属配線を
用いて抵抗を下げる必要がある。この方式では、メイン
ワード線３２０１，…の配線ピッチはサブワード線３６
１１，…のピッチ、つまりメモリセルのピッチの２倍と
なる。
【０００７】尚図６において、さらに行デコーダ３１０
１，３１０２，…，３１０３があり、電源選択回路３３
０１，３３０２，３３０３があり、電源線３９０１が配
されている。
１，３１０２，…，３１０３があり、電源選択回路３３
０１，３３０２，３３０３があり、電源線３９０１が配
されている。
【０００８】さらに、ここではメインワードに対応する
サブワード線を２本としたが、これを増やすことによ
り、メインワード線のピッチはさらに緩和される。
サブワード線を２本としたが、これを増やすことによ
り、メインワード線のピッチはさらに緩和される。
【０００９】従って、４ＭＤＲＡＭまでは一般に広く使
われている行デコーダで金属配線を駆動しこれに直接セ
ルトランジスタのゲート電極を接続する方法に比較し
て、金属配線の本数を減らすことができ、その配線ピッ
チを緩和でき、高集積化が可能となる。
われている行デコーダで金属配線を駆動しこれに直接セ
ルトランジスタのゲート電極を接続する方法に比較し
て、金属配線の本数を減らすことができ、その配線ピッ
チを緩和でき、高集積化が可能となる。
【００１０】次に図６，図７，図８を用いて動作手順を
説明する。スタンバイ状態においては、すべてのサブワ
ード線３６０１〜３６５３の電位はロウレベルである。
この時、図には明示されていない従来の１トランジスタ
型のメモリセルか、各々のサブワード線に、メモリセル
を構成するＮチャネルトンランジスタのゲート電極をも
って複数接続されている。従って、すべてのメモリセル
は非選択状態にある。
説明する。スタンバイ状態においては、すべてのサブワ
ード線３６０１〜３６５３の電位はロウレベルである。
この時、図には明示されていない従来の１トランジスタ
型のメモリセルか、各々のサブワード線に、メモリセル
を構成するＮチャネルトンランジスタのゲート電極をも
って複数接続されている。従って、すべてのメモリセル
は非選択状態にある。
【００１１】所望のメモリセルを選択する場合には、こ
のメモリセルに接続されているサブワード線３６０１、
および３６０１と同じ行アドレスを持つサブワード線３
６０２、３６０３がリフレッシュ動作のために選択さ
れ、電位がハイレベルとなる。この手順をつぎに説明す
る。
のメモリセルに接続されているサブワード線３６０１、
および３６０１と同じ行アドレスを持つサブワード線３
６０２、３６０３がリフレッシュ動作のために選択さ
れ、電位がハイレベルとなる。この手順をつぎに説明す
る。
【００１２】まず、図には明示されていないアドレス信
号線により行デコーダ３１０１が選択され、これに接続
されるメインワード線３２０１の電位がハイレベルにな
る。この時、他のメインワード線３２０２〜３２０３は
ロウレベルのままである。
号線により行デコーダ３１０１が選択され、これに接続
されるメインワード線３２０１の電位がハイレベルにな
る。この時、他のメインワード線３２０２〜３２０３は
ロウレベルのままである。
【００１３】つぎに、電源選択回路３３０１〜３３０３
が図には明示されないアドレス信号線により選択された
電源供給線３４０１〜３４０３が電源に接続される。こ
の時、選択されなかった電源供給線３４０４〜３４０６
は電源供給源とはならず、ロウレベルを保つ。
が図には明示されないアドレス信号線により選択された
電源供給線３４０１〜３４０３が電源に接続される。こ
の時、選択されなかった電源供給線３４０４〜３４０６
は電源供給源とはならず、ロウレベルを保つ。
【００１４】ワードドライバ３５０１〜３５５３は、一
例として図８のような回路で構成されており、これに接
続されるメインワード線がハイレベルであるときには、
電源供給線とサブワード線とを接続状態とし、メインワ
ード線がロウレベルの時にはサブワード線をロウレベル
に保つ。従って、サブワード線３６０１〜３６１３のみ
がハイレベルとなり、サブワード線３６１１〜３６５３
はロウレベルのままである。
例として図８のような回路で構成されており、これに接
続されるメインワード線がハイレベルであるときには、
電源供給線とサブワード線とを接続状態とし、メインワ
ード線がロウレベルの時にはサブワード線をロウレベル
に保つ。従って、サブワード線３６０１〜３６１３のみ
がハイレベルとなり、サブワード線３６１１〜３６５３
はロウレベルのままである。
【００１５】なお、図８に示した回路はＣＭＯＳ回路で
入力信号が正論理の場合の一例であり、他の構成でも差
し支えないが、メインワード線がゲート電極に接続さ
れ、電源供給線がソース電極に接続されることは不変で
ある。
入力信号が正論理の場合の一例であり、他の構成でも差
し支えないが、メインワード線がゲート電極に接続さ
れ、電源供給線がソース電極に接続されることは不変で
ある。
【００１６】
【発明が解決しようとする課題】前記の従来例では、多
数のワードドライバ３５０１，…が１本の電源供給線に
接続される。従って、ワードドライバのトランジスタの
拡散層容量と配線容量とからなる寄生容量が電源供給線
に付加される。さらに、多数の電源供給線の充放電が一
斉に行なられるため、一度に動作する電源供給線に付加
される寄生容量の総計は非常に大きなものとなり、これ
はアレイ規模が大きけなるほど顕著になる。電源供給線
は、サイクル毎に充放電を繰り返すので、この寄生容量
が大きくなると、充放電電流が増加し、消費電力が大き
くなってしまう。
数のワードドライバ３５０１，…が１本の電源供給線に
接続される。従って、ワードドライバのトランジスタの
拡散層容量と配線容量とからなる寄生容量が電源供給線
に付加される。さらに、多数の電源供給線の充放電が一
斉に行なられるため、一度に動作する電源供給線に付加
される寄生容量の総計は非常に大きなものとなり、これ
はアレイ規模が大きけなるほど顕著になる。電源供給線
は、サイクル毎に充放電を繰り返すので、この寄生容量
が大きくなると、充放電電流が増加し、消費電力が大き
くなってしまう。
【００１７】例えば６４ＭビットダイナミックＲＡＭで
は、ワードドライバのトランジスタの拡散層容量はトラ
ンジスタ１つあたり２フェムトファラド程度であり、サ
ブワード線は４Ｖ程度で動作する。一本の電源供給線に
１０００個のワードドライバが接続され、１サイクル内
で３２本の電源供給線が充放電された場合、１００ナノ
秒のサイクルタイムで動作させれば、消費電力は１０．
２４ミリワットとなる。チップ全体の消費電力が３００
ミリワット程度なので無視できない値となる。
は、ワードドライバのトランジスタの拡散層容量はトラ
ンジスタ１つあたり２フェムトファラド程度であり、サ
ブワード線は４Ｖ程度で動作する。一本の電源供給線に
１０００個のワードドライバが接続され、１サイクル内
で３２本の電源供給線が充放電された場合、１００ナノ
秒のサイクルタイムで動作させれば、消費電力は１０．
２４ミリワットとなる。チップ全体の消費電力が３００
ミリワット程度なので無視できない値となる。
【００１８】また、電源供給線の充放電電流が大きくな
る場合、電源選択回路のインピーダンスは十分に低くな
くてはならず、この場合電源選択回路の面積増加につな
がる。逆に、インピーダンスが十分に低くできない場合
には、電源供給線の充放電電流はここで制限されて大き
くできず、充放電時間が長くなり、速度の低下につなが
る。
る場合、電源選択回路のインピーダンスは十分に低くな
くてはならず、この場合電源選択回路の面積増加につな
がる。逆に、インピーダンスが十分に低くできない場合
には、電源供給線の充放電電流はここで制限されて大き
くできず、充放電時間が長くなり、速度の低下につなが
る。
【００１９】本発明の目的は、前記問題点を解決し、消
費電力を大きくせず、動作速度を低下させないようにし
た半導体メモリを提供することにある。
費電力を大きくせず、動作速度を低下させないようにし
た半導体メモリを提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体メモリの
構成は、各メモリセルと接続される複数のワード線をそ
れぞれ駆動する複数のワードドライバによって構成され
るワードドライバ列と、アドレス信号により複数の電源
選択線が、それぞれ選択される複数の電源選択線選択回
路と、前記各電源選択線によりそれぞれ、前記ワードド
ライバ列内の一部のワードドライバに電源を供給する複
数の電源供給線が選択される電源選択回路とを備え、選
択されたワードドライバに接続された一部の電源供給線
のみが選択的に電源と接続されることを特徴とする。
構成は、各メモリセルと接続される複数のワード線をそ
れぞれ駆動する複数のワードドライバによって構成され
るワードドライバ列と、アドレス信号により複数の電源
選択線が、それぞれ選択される複数の電源選択線選択回
路と、前記各電源選択線によりそれぞれ、前記ワードド
ライバ列内の一部のワードドライバに電源を供給する複
数の電源供給線が選択される電源選択回路とを備え、選
択されたワードドライバに接続された一部の電源供給線
のみが選択的に電源と接続されることを特徴とする。
【００２１】
【実施例】図１，図２は本発明の第１の実施例の半導体
メモリを示す回路図であり、図３の本実施例の動作タイ
ミング図である。
メモリを示す回路図であり、図３の本実施例の動作タイ
ミング図である。
【００２２】図１において、電源選択線端Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆは、図２の電源選択線１８０１，１８０２，
１８０３，１８０４，１８０５，１８０６の端Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆの同一アルファベット同士が接続され、
図１，図２を合わせて、本実施例の全体の回路図とな
る。
Ｄ，Ｅ，Ｆは、図２の電源選択線１８０１，１８０２，
１８０３，１８０４，１８０５，１８０６の端Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆの同一アルファベット同士が接続され、
図１，図２を合わせて、本実施例の全体の回路図とな
る。
【００２３】図１，図２において、本実施例は、第１の
アドレス信号によって選択される複数の行デコーダ１１
０１…と、前記各々の行デコーダ１１０１…によって駆
動される複数のメインワード線１２０１，…と、前記各
々のメインワード線１２０１…に対し平行に配置され、
メモリセルを構成するトランジスタのゲート電極に電気
的に接続された複数のサブワード線１６０１…と、前記
各々のメインワード線に直交する方向に複数の列をな
し、前記メインワード線により選択され、各々に接続さ
れたサブワード線を駆動する複数のワードドライバ回路
１５０１…列と、実質的に前記ワードドライバ回路列上
に配置され、複数のワードドライバ回路に接続された複
数の電源供給線とで構成されるワード線駆動回路系にお
いて、前記第１のアドレス信号もしくは第２のアドレス
信号もしくはその双方によって選択される複数の電源選
択線選択回路１７０１…と、前記電源選択線選択回路１
７０１…によって駆動される電源選択線１８０１…と、
前記電源選択線１８０１…によって各々選択され前記電
源供給線１４０１…と電源を接続する電源選択回路１３
０１…とを備えることを特徴とする。
アドレス信号によって選択される複数の行デコーダ１１
０１…と、前記各々の行デコーダ１１０１…によって駆
動される複数のメインワード線１２０１，…と、前記各
々のメインワード線１２０１…に対し平行に配置され、
メモリセルを構成するトランジスタのゲート電極に電気
的に接続された複数のサブワード線１６０１…と、前記
各々のメインワード線に直交する方向に複数の列をな
し、前記メインワード線により選択され、各々に接続さ
れたサブワード線を駆動する複数のワードドライバ回路
１５０１…列と、実質的に前記ワードドライバ回路列上
に配置され、複数のワードドライバ回路に接続された複
数の電源供給線とで構成されるワード線駆動回路系にお
いて、前記第１のアドレス信号もしくは第２のアドレス
信号もしくはその双方によって選択される複数の電源選
択線選択回路１７０１…と、前記電源選択線選択回路１
７０１…によって駆動される電源選択線１８０１…と、
前記電源選択線１８０１…によって各々選択され前記電
源供給線１４０１…と電源を接続する電源選択回路１３
０１…とを備えることを特徴とする。
【００２４】図１，図２において、本実施例では、電源
供給線１４０１〜１４１３はメインワード線直交方向に
複数に分割されており、その各々は電源選択回路１３０
１〜１３０６に接続されている。電源選択回路１３０１
〜１３０６は電源選択線選択回路１７０１〜１７０３お
よび１７１１〜１７１２によって選択される電源選択線
１８０１〜１８０３および１８１１〜１８１２１２によ
って選択される。
供給線１４０１〜１４１３はメインワード線直交方向に
複数に分割されており、その各々は電源選択回路１３０
１〜１３０６に接続されている。電源選択回路１３０１
〜１３０６は電源選択線選択回路１７０１〜１７０３お
よび１７１１〜１７１２によって選択される電源選択線
１８０１〜１８０３および１８１１〜１８１２１２によ
って選択される。
【００２５】メインワード線と平行に配置される電源選
択線１８１１〜１８１２の内、１サイクル内で選択され
るのは基本的には１本であるので、一部の電源選択回路
のみしか選択されない。従って、メインワード線直交方
向に複数に分割された電源供給線の内、電源に接続され
るものは全体の一部である。
択線１８１１〜１８１２の内、１サイクル内で選択され
るのは基本的には１本であるので、一部の電源選択回路
のみしか選択されない。従って、メインワード線直交方
向に複数に分割された電源供給線の内、電源に接続され
るものは全体の一部である。
【００２６】従って、同じセルアレイの規模であれば、
本実施例では従来例に比較して、１サイクル内で充放電
される電源供給線の長さの総計が短く、これに付加され
る寄生容量も小さい。電源選択線は従来例の電源供給線
とほぼ同じ長さになるが、少数の電源選択回路が接続さ
れるのみなので、寄生容量は大幅に小さい。従って、消
費電力も小さくなる。
本実施例では従来例に比較して、１サイクル内で充放電
される電源供給線の長さの総計が短く、これに付加され
る寄生容量も小さい。電源選択線は従来例の電源供給線
とほぼ同じ長さになるが、少数の電源選択回路が接続さ
れるのみなので、寄生容量は大幅に小さい。従って、消
費電力も小さくなる。
【００２７】次に動作手順について説明する。従来例と
同様に、スタンバイ状態においては、すべてのサブワー
ド線１６０１〜１６９３の電位はロウレベルであり、図
には明示されないすべてのメモリセルは非選択状態にあ
る。
同様に、スタンバイ状態においては、すべてのサブワー
ド線１６０１〜１６９３の電位はロウレベルであり、図
には明示されないすべてのメモリセルは非選択状態にあ
る。
【００２８】所望のメモリセルを選択する場合には、こ
のメモリセルに接続されているサブワード線１６０１、
および１６０１と同じ行アドレスを持つサブワード線１
６０２、１６０３がリフレッシュ動作のために選択さ
れ、電位がハイレベルとなる。この手順を詳細に説明す
る。
のメモリセルに接続されているサブワード線１６０１、
および１６０１と同じ行アドレスを持つサブワード線１
６０２、１６０３がリフレッシュ動作のために選択さ
れ、電位がハイレベルとなる。この手順を詳細に説明す
る。
【００２９】まず、図には明示されていないアドレス信
号線により行デコーダ１１０１が選択され、これに接続
されるメインワード線１２０１の電位がハイレベルにな
る。この時、他のメインワード線１２０２〜１２０３は
ロウレベルのままである。
号線により行デコーダ１１０１が選択され、これに接続
されるメインワード線１２０１の電位がハイレベルにな
る。この時、他のメインワード線１２０２〜１２０３は
ロウレベルのままである。
【００３０】また、この時図には明示されないアドレス
信号により、電源選択線選択回路１７１１が選択され、
電源選択線１８１１がハイレベルとなる。電源選択線選
択回路１７１１〜１７１２は、複数の行デコーダ毎に配
置される。電源選択線選択回路間に配置される行デコー
ダの個数は任意に決められるが、１対のビット線に交差
するメインワード線毎に配置されれば、行デコーダとセ
ンスアンプ列が交差し、他の回路が配置されていないス
ペースに配置できるので都合がよい。この場合には、電
源選択回路もワードドライバ列とセンスアンプ列の交点
に配置できる。
信号により、電源選択線選択回路１７１１が選択され、
電源選択線１８１１がハイレベルとなる。電源選択線選
択回路１７１１〜１７１２は、複数の行デコーダ毎に配
置される。電源選択線選択回路間に配置される行デコー
ダの個数は任意に決められるが、１対のビット線に交差
するメインワード線毎に配置されれば、行デコーダとセ
ンスアンプ列が交差し、他の回路が配置されていないス
ペースに配置できるので都合がよい。この場合には、電
源選択回路もワードドライバ列とセンスアンプ列の交点
に配置できる。
【００３１】つぎに、電源選択線選択回路１７０１〜１
７０３が図には明示されないアドレス信号線により選択
された電源選択線１８０１〜１８０３をハイレベルとす
る。この時、選択されなかった電源選択線１８０４〜１
８０６はロウレベルのままである。
７０３が図には明示されないアドレス信号線により選択
された電源選択線１８０１〜１８０３をハイレベルとす
る。この時、選択されなかった電源選択線１８０４〜１
８０６はロウレベルのままである。
【００３２】電源選択回路１３０１〜１３０６は、これ
に接続される電源選択線１８０１〜１８０６および１８
１１〜１８１２の双方がハイレベルであるときには、電
源供給線１４０１〜１４１３を電源と接続状態とし、他
の場合には接地電位とする。従って、電源供給線１４０
１〜１４０３のみが、電源と接続されてハイレベルとな
り、電源供給線１４０４〜１４１３は電源供給源とはな
らず、ロウレベルを保つ。
に接続される電源選択線１８０１〜１８０６および１８
１１〜１８１２の双方がハイレベルであるときには、電
源供給線１４０１〜１４１３を電源と接続状態とし、他
の場合には接地電位とする。従って、電源供給線１４０
１〜１４０３のみが、電源と接続されてハイレベルとな
り、電源供給線１４０４〜１４１３は電源供給源とはな
らず、ロウレベルを保つ。
【００３３】ワードドライバ１５０１〜１５５３は、こ
れを接続されるメインワード線がハイレベルであるとき
には、電源供給線１４０１〜１４１３とサブワード線１
６０１〜１６５３とを接続状態とし、メインワード線が
ロウレベルの時にはサブワード線の電位をロイレベルに
保つ。従って、サブワード線１６０１〜１６０３のみが
ハイレベルとなり、サブワード線１６１１〜１６５３は
ロウレベルのままである。
れを接続されるメインワード線がハイレベルであるとき
には、電源供給線１４０１〜１４１３とサブワード線１
６０１〜１６５３とを接続状態とし、メインワード線が
ロウレベルの時にはサブワード線の電位をロイレベルに
保つ。従って、サブワード線１６０１〜１６０３のみが
ハイレベルとなり、サブワード線１６１１〜１６５３は
ロウレベルのままである。
【００３４】以上、選択された信号はハイレベルとし正
論理で説明したが、一部または全部の信号が負論理で構
成されていても同様の結果が得られる。
論理で説明したが、一部または全部の信号が負論理で構
成されていても同様の結果が得られる。
【００３５】図４，図５は本発明の第２の実施例の半導
体メモリを示す回路図である。図４の電源選択線２８０
１，２８０２の端Ａ，Ｂは図５の端Ａ，Ｂとそれぞれ接
続されて、全体の回路図となる。
体メモリを示す回路図である。図４の電源選択線２８０
１，２８０２の端Ａ，Ｂは図５の端Ａ，Ｂとそれぞれ接
続されて、全体の回路図となる。
【００３６】図４，図５において、本発明の第２の実施
例では、行デコーダ２１０１〜２１０５沿いにメインワ
ード線に直交する方向に配置される電源選択線２８０１
〜２８０４を、電源選択線選択回路２７０２〜２７０３
へ入力している。電源選択回路２３０１〜２３０６は、
それぞれ電源選択線２８０１〜２８０４のみを参照して
電源供給線２４０１〜２４１３１を電源と接続する。ま
た、電源選択線選択信号２８０１〜２８０２に引き続
き、電源選択線選択信号２８０３〜２８０６が動作する
ことを除き、動作手順は、前記第１の実施例と同じであ
る。
例では、行デコーダ２１０１〜２１０５沿いにメインワ
ード線に直交する方向に配置される電源選択線２８０１
〜２８０４を、電源選択線選択回路２７０２〜２７０３
へ入力している。電源選択回路２３０１〜２３０６は、
それぞれ電源選択線２８０１〜２８０４のみを参照して
電源供給線２４０１〜２４１３１を電源と接続する。ま
た、電源選択線選択信号２８０１〜２８０２に引き続
き、電源選択線選択信号２８０３〜２８０６が動作する
ことを除き、動作手順は、前記第１の実施例と同じであ
る。
【００３７】本実施例では、前記実施例に比較して、行
デコーダに直交する方向に並ぶ電源選択線選択回路列１
７０１〜１７０３が必要なくなるので、さらにチップ面
積の縮小をはかることが可能である。
デコーダに直交する方向に並ぶ電源選択線選択回路列１
７０１〜１７０３が必要なくなるので、さらにチップ面
積の縮小をはかることが可能である。
【００３８】
【発明の効果】以上説明したように、本発明では、電源
供給線が分割されており、サブワード線駆動のために１
サイクル内で充放電される電源供給線の寄生容量が小さ
いので、低消費電力、小型で高速なダイナミックＲＡＭ
が提供できるという効果がある。
供給線が分割されており、サブワード線駆動のために１
サイクル内で充放電される電源供給線の寄生容量が小さ
いので、低消費電力、小型で高速なダイナミックＲＡＭ
が提供できるという効果がある。
【図１】本発明の第１の実施例の半導体メモリの第１の
部分を示す回路図である。
部分を示す回路図である。
【図２】図１の第２の部分を示す回路図である。
【図３】図１，図２の実施例を示す動作タイミング図で
ある。
ある。
【図４】本発明の第２の実施例の半導体メモリの第１の
部分を示す回路図である。
部分を示す回路図である。
【図５】図４の第２の部分を示す回路図である。
【図６】従来の半導体メモリを示す回路図である。
【図７】図６の従来例を示す動作タイミング図である。
【図８】図１乃至図６において示されるワードドライブ
の回路図である。
の回路図である。
１１０１〜１１０５，２１０１〜２１０５，３１０１〜
３１０３ 行デコーダ １２０１〜１２０５，２２０１〜２２０５，３２０１〜
３２０３ メインワード線 １３０１〜１３０３，２３０１〜２３０３，３３０１〜
３３０３ 電源選択回路 １４０１〜１４１３，２４０１〜２４１３，３４０１〜
３４１３ 電源供給線 １５０１〜１５９３，２５０１〜２５９３，３５０１〜
３５５３ ワードドライバ １６０１〜１６９３，２６０１〜２６９３，３６０１〜
３６５３ サブワード線 １７０１〜１７１２，２７０１〜２７１２ 電源選択
線選択回路 １８０１〜１８１２，２８０１〜２８１２ 電源選択
線 １９０１〜１９０４，３９０１〜３９０４ タイミン
グ波形 ４１０１ 電源供給線端子 ４１０２ メインワード線端子 ４１０３ 接地端子 ４１０４ サブワード線端子 ４２０１ Ｐチャネルトランジスタ ４２０２ Ｎチャネルトランジスタ ４３０１ 反転回路
３１０３ 行デコーダ １２０１〜１２０５，２２０１〜２２０５，３２０１〜
３２０３ メインワード線 １３０１〜１３０３，２３０１〜２３０３，３３０１〜
３３０３ 電源選択回路 １４０１〜１４１３，２４０１〜２４１３，３４０１〜
３４１３ 電源供給線 １５０１〜１５９３，２５０１〜２５９３，３５０１〜
３５５３ ワードドライバ １６０１〜１６９３，２６０１〜２６９３，３６０１〜
３６５３ サブワード線 １７０１〜１７１２，２７０１〜２７１２ 電源選択
線選択回路 １８０１〜１８１２，２８０１〜２８１２ 電源選択
線 １９０１〜１９０４，３９０１〜３９０４ タイミン
グ波形 ４１０１ 電源供給線端子 ４１０２ メインワード線端子 ４１０３ 接地端子 ４１０４ サブワード線端子 ４２０１ Ｐチャネルトランジスタ ４２０２ Ｎチャネルトランジスタ ４３０１ 反転回路
Claims (1)
- 【請求項１】 各メモリセルと接続される複数のワード
線をそれぞれ駆動する複数のワードドライバによって構
成されるワードドライバ列と、 アドレス信号により複数の電源選択線が、それぞれ選択
される複数の電源選択線選択回路と、 前記各電源選択線によりそれぞれ、前記ワードドライバ
列内の一部のワードドライバに電源を供給する複数の電
源供給線が選択される電源選択回路とを備え、選択され
たワードドライバに接続された一部の電源供給線のみが
選択的に電源と接続されることを特徴とする半導体メモ
リ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266961A JP2812099B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体メモリ |
| EP93116089A EP0600184B1 (en) | 1992-10-06 | 1993-10-05 | Semiconductor memory device having dual word line structure |
| DE69326310T DE69326310T2 (de) | 1992-10-06 | 1993-10-05 | Halbleiterspeichervorrichtung mit geteilter Wortleitungsstruktur |
| US08/132,343 US5416748A (en) | 1992-10-06 | 1993-10-06 | Semiconductor memory device having dual word line structure |
| KR1019930020871A KR970000883B1 (ko) | 1992-10-06 | 1993-10-06 | 이중 워드라인 구조인 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266961A JP2812099B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06119781A JPH06119781A (ja) | 1994-04-28 |
| JP2812099B2 true JP2812099B2 (ja) | 1998-10-15 |
Family
ID=17438108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266961A Expired - Fee Related JP2812099B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5416748A (ja) |
| EP (1) | EP0600184B1 (ja) |
| JP (1) | JP2812099B2 (ja) |
| KR (1) | KR970000883B1 (ja) |
| DE (1) | DE69326310T2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9423038D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | An integrated circuit memory device with voltage boost |
| KR0137320B1 (ko) * | 1994-12-15 | 1998-04-29 | 김광호 | 반도체 메모리장치의 워드라인 디코딩회로 |
| JP3781793B2 (ja) * | 1995-01-10 | 2006-05-31 | 株式会社ルネサステクノロジ | ダイナミック型半導体記憶装置 |
| US5867721A (en) * | 1995-02-07 | 1999-02-02 | Intel Corporation | Selecting an integrated circuit from different integrated circuit array configurations |
| US5901105A (en) * | 1995-04-05 | 1999-05-04 | Ong; Adrian E | Dynamic random access memory having decoding circuitry for partial memory blocks |
| US5663923A (en) * | 1995-04-28 | 1997-09-02 | Intel Corporation | Nonvolatile memory blocking architecture |
| JP3102302B2 (ja) * | 1995-06-07 | 2000-10-23 | 日本電気株式会社 | 半導体記憶装置 |
| JPH08335390A (ja) * | 1995-06-08 | 1996-12-17 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH0955482A (ja) | 1995-06-08 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0751526B1 (en) * | 1995-06-26 | 2000-08-30 | STMicroelectronics S.r.l. | Bit line selection decoder, particularly for electronic memories |
| KR100204542B1 (ko) * | 1995-11-09 | 1999-06-15 | 윤종용 | 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치 |
| KR100205007B1 (ko) * | 1995-12-04 | 1999-06-15 | 윤종용 | 멀티-워드라인 드라이버를 갖는 반도체 메모리장치 |
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| GB2348724B (en) * | 1995-12-08 | 2000-11-22 | Hyundai Electronics Ind | A semiconductor memory device |
| KR0170903B1 (ko) * | 1995-12-08 | 1999-03-30 | 김주용 | 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 |
| KR100186300B1 (ko) * | 1996-04-04 | 1999-04-15 | 문정환 | 계층적 워드라인 구조를 갖는 반도체 메모리 소자 |
| KR100246311B1 (ko) * | 1996-09-17 | 2000-03-15 | 김영환 | 반도체 메모리소자 |
| US5761148A (en) * | 1996-12-16 | 1998-06-02 | Cypress Semiconductor Corp. | Sub-word line driver circuit for memory blocks of a semiconductor memory device |
| KR100253277B1 (ko) * | 1997-02-19 | 2000-05-01 | 김영환 | 계층적워드라인구조 |
| KR100257580B1 (ko) * | 1997-11-25 | 2000-06-01 | 윤종용 | 반도체 메모리 장치의 번-인 제어 회로 |
| JP3380852B2 (ja) * | 1999-04-13 | 2003-02-24 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6469947B2 (en) | 1999-06-29 | 2002-10-22 | Hyundai Electronics Co., Ltd. | Semiconductor memory device having regions with independent word lines alternately selected for refresh operation |
| KR100361863B1 (ko) | 1999-06-29 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20010017198A (ko) * | 1999-08-09 | 2001-03-05 | 윤종용 | 센싱 잡음 및 센싱 전류를 감소시키는 반도체 메모리장치 |
| US6452858B1 (en) * | 1999-11-05 | 2002-09-17 | Hitachi, Ltd. | Semiconductor device |
| JP4757373B2 (ja) * | 2000-07-24 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのメモリセルアクセス方法 |
| JP2004288225A (ja) | 2001-03-29 | 2004-10-14 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ及びアクセス方法 |
| US6545923B2 (en) | 2001-05-04 | 2003-04-08 | Samsung Electronics Co., Ltd. | Negatively biased word line scheme for a semiconductor memory device |
| DE10128254B4 (de) * | 2001-06-11 | 2016-09-01 | Polaris Innovations Ltd. | Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Segmenten und Verfahren zu seinem Betrieb |
| KR100704039B1 (ko) * | 2006-01-20 | 2007-04-04 | 삼성전자주식회사 | 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치 |
| KR100827694B1 (ko) * | 2006-11-09 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치의 서브워드라인 드라이버들의 레이아웃구조 |
| US10332586B1 (en) * | 2017-12-19 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for subrow addressing |
| JP7365815B2 (ja) | 2019-08-09 | 2023-10-20 | 東京エレクトロン株式会社 | 載置台及び基板処理装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3380678D1 (en) * | 1983-05-25 | 1989-11-09 | Ibm Deutschland | Semiconductor memory |
| US5140550A (en) * | 1987-03-16 | 1992-08-18 | Hitachi Ltd. | Semiconductor memory device |
| JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JP2654548B2 (ja) * | 1987-10-02 | 1997-09-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0766666B2 (ja) * | 1988-08-29 | 1995-07-19 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2507164B2 (ja) * | 1990-10-04 | 1996-06-12 | 三菱電機株式会社 | 半導体記憶装置 |
-
1992
- 1992-10-06 JP JP4266961A patent/JP2812099B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-05 EP EP93116089A patent/EP0600184B1/en not_active Expired - Lifetime
- 1993-10-05 DE DE69326310T patent/DE69326310T2/de not_active Expired - Fee Related
- 1993-10-06 US US08/132,343 patent/US5416748A/en not_active Expired - Lifetime
- 1993-10-06 KR KR1019930020871A patent/KR970000883B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0600184A2 (en) | 1994-06-08 |
| DE69326310D1 (de) | 1999-10-14 |
| KR970000883B1 (ko) | 1997-01-20 |
| US5416748A (en) | 1995-05-16 |
| JPH06119781A (ja) | 1994-04-28 |
| KR940010103A (ko) | 1994-05-24 |
| EP0600184B1 (en) | 1999-09-08 |
| EP0600184A3 (en) | 1995-05-31 |
| DE69326310T2 (de) | 2000-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980707 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070807 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080807 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080807 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090807 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100807 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100807 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100807 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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