JP2654548B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2654548B2 JP2654548B2 JP62249578A JP24957887A JP2654548B2 JP 2654548 B2 JP2654548 B2 JP 2654548B2 JP 62249578 A JP62249578 A JP 62249578A JP 24957887 A JP24957887 A JP 24957887A JP 2654548 B2 JP2654548 B2 JP 2654548B2
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- memory
- circuit
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、バイポーラ・CMOS型のランダム・アクセス・メモリ
（以下、バイポーラ・CMOS型RAMという）等に利用して
有効な技術に関するものである。
ば、バイポーラ・CMOS型のランダム・アクセス・メモリ
（以下、バイポーラ・CMOS型RAMという）等に利用して
有効な技術に関するものである。
ECL（Emitter Coupled Logic）回路との互換性を持
ついわゆるECLインタフェースのバイポーラ・CMOS型RAM
がある。
ついわゆるECLインタフェースのバイポーラ・CMOS型RAM
がある。
これらのバイポーラ・CMOS型RAMでは、そのメモリア
レイを例えば高抵抗負荷型のＮチャンネルMOSFETメモリ
セル（nMOSメモリセル）により構成し、その周辺回路を
バイポーラトランジスタ及びCMOS（相補型MOSFET）から
なるバイポーラ・CMOS複合回路により構成することで、
動作の高速化と低消費電力化をあわせて実現している。
レイを例えば高抵抗負荷型のＮチャンネルMOSFETメモリ
セル（nMOSメモリセル）により構成し、その周辺回路を
バイポーラトランジスタ及びCMOS（相補型MOSFET）から
なるバイポーラ・CMOS複合回路により構成することで、
動作の高速化と低消費電力化をあわせて実現している。
一方、上記のようなバイポーラ・CMOS型RAMにおい
て、各相補データ線と回路のハイレベル側電源電圧との
間に、定常的にオン状態とされる第１のＰチャンネルMO
SFET及び書き込み動作時に選択的にオフ状態とされる第
２のＰチャンネルMOSFETが並列接続されてなる可変イン
ピーダンス負荷回路を設けることで、書き込み動作を高
速に行いつつソフトエラー率を低下させる方法が提案さ
れている。
て、各相補データ線と回路のハイレベル側電源電圧との
間に、定常的にオン状態とされる第１のＰチャンネルMO
SFET及び書き込み動作時に選択的にオフ状態とされる第
２のＰチャンネルMOSFETが並列接続されてなる可変イン
ピーダンス負荷回路を設けることで、書き込み動作を高
速に行いつつソフトエラー率を低下させる方法が提案さ
れている。
可変インピーダンス負荷回路を用いたバイポーラ・CM
OS型RAMについては、例えば、1987年度、アイ・エス・
エス・シー・シー（ISSCC:Iinternational Solid・Sta
te Circuits Conference）の論文集（Digest Of Te
chnical Papers）第132頁〜第133頁に記載されてい
る。
OS型RAMについては、例えば、1987年度、アイ・エス・
エス・シー・シー（ISSCC:Iinternational Solid・Sta
te Circuits Conference）の論文集（Digest Of Te
chnical Papers）第132頁〜第133頁に記載されてい
る。
第４図には、上記に記載されるバイポーラ・CMOS型RA
Mの配置図の一例が示されている。同図において、バイ
ポーラ・CMOS型RAMは、半導体基板SUBの中央部の大半を
占有して配置される４個のメモリマットMAT1〜MAT4を含
む。各メモリマットは、８個のメモリアレイと、これら
のメモリアレイに対応して設けられる８個の可変インピ
ーダンス負荷回路LC1〜LC8を含む。負荷回路LC1〜LC8
は、前途のように、比較的小さなコンダクタンスを持つ
ように設計され定常的にオン状態とされる第１のＰチャ
ンネルMOSFETと、比較的大きなコンダクタンスを持つよ
うに設計され書き込み動作時において対応する選択タイ
ミング信号sw11〜sw18ないしsw41〜sw48に従って選択的
にオフ状態とされる第２のＰチャンネルMOSFETを含む。
選択タイミング信号sw11〜sw18ないしsw41〜sw48は、タ
イミング発生回路TGにおいて、ライトイネーブル信号▲
▼に従って形成される所定の書き込み制御信号と所
定のアドレス信号を組み合わせることにより形成され、
対応する供給経路を介して対応する可変インピーダンス
負荷回路にそれぞれ供給される。
Mの配置図の一例が示されている。同図において、バイ
ポーラ・CMOS型RAMは、半導体基板SUBの中央部の大半を
占有して配置される４個のメモリマットMAT1〜MAT4を含
む。各メモリマットは、８個のメモリアレイと、これら
のメモリアレイに対応して設けられる８個の可変インピ
ーダンス負荷回路LC1〜LC8を含む。負荷回路LC1〜LC8
は、前途のように、比較的小さなコンダクタンスを持つ
ように設計され定常的にオン状態とされる第１のＰチャ
ンネルMOSFETと、比較的大きなコンダクタンスを持つよ
うに設計され書き込み動作時において対応する選択タイ
ミング信号sw11〜sw18ないしsw41〜sw48に従って選択的
にオフ状態とされる第２のＰチャンネルMOSFETを含む。
選択タイミング信号sw11〜sw18ないしsw41〜sw48は、タ
イミング発生回路TGにおいて、ライトイネーブル信号▲
▼に従って形成される所定の書き込み制御信号と所
定のアドレス信号を組み合わせることにより形成され、
対応する供給経路を介して対応する可変インピーダンス
負荷回路にそれぞれ供給される。
ところが、第４図のバイポーラ・CMOS型RAMには、次
のような問題点があることが、本願発明者等によって明
らかとなった。すなわち、選択タイミング信号sw11〜sw
18ないしsw41〜sw48は、半導体基板SUBの一方に配置さ
れるタイミング発生回路TGによって形成され、配線長の
異なる複数の供給経路を介して対応する可変インピーダ
ンス負荷回路に伝達される。したがって、タイミング発
生回路TGから出力される選択タイミング信号が各負荷回
路に到達するまでの所要時間は、比較的大きなバラツキ
を呈する。このため、書き込み終了後、可変インピーダ
ンス負荷回路の上記第２のＰチャンネルMOSFETがオン状
態となり対応する相補データ線のレベルが安定したハイ
レベルに達するまでの時間すなわちリカバリィタイムの
バラツキが大きくなり、バイポーラ・CMOS型RAMのサイ
クルタイムの高速化が制限されるものである。
のような問題点があることが、本願発明者等によって明
らかとなった。すなわち、選択タイミング信号sw11〜sw
18ないしsw41〜sw48は、半導体基板SUBの一方に配置さ
れるタイミング発生回路TGによって形成され、配線長の
異なる複数の供給経路を介して対応する可変インピーダ
ンス負荷回路に伝達される。したがって、タイミング発
生回路TGから出力される選択タイミング信号が各負荷回
路に到達するまでの所要時間は、比較的大きなバラツキ
を呈する。このため、書き込み終了後、可変インピーダ
ンス負荷回路の上記第２のＰチャンネルMOSFETがオン状
態となり対応する相補データ線のレベルが安定したハイ
レベルに達するまでの時間すなわちリカバリィタイムの
バラツキが大きくなり、バイポーラ・CMOS型RAMのサイ
クルタイムの高速化が制限されるものである。
この発明の目的は、可変インピーダンス負荷回路のリ
カバリィタイムのバラツキを少なくし、可変インピーダ
ンス負荷回路を有するバイポーラ・CMOS型RAM等のサイ
クルタイムを高速化することにある。
カバリィタイムのバラツキを少なくし、可変インピーダ
ンス負荷回路を有するバイポーラ・CMOS型RAM等のサイ
クルタイムを高速化することにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
可変インピーダンス負荷回路を有しかつ複数のメモリア
レイを有するバイポーラ・CMOS型RAM等の各メモリアレ
イに対応して、所定の書き込み制御信号及び対応するア
レイ選択信号に従って選択タイミング信号を形成し、対
応する複数の可変インピーダンス負荷回路に供給する信
号発生回路を設けるとともに、所定数の上記信号発生回
路に対応して、タイミング発生回路により形成される上
記書き込み制御信号を伝達する信号中継回路を設けるも
のである。
要を簡単に説明すれば、下記の通りである。すなわち、
可変インピーダンス負荷回路を有しかつ複数のメモリア
レイを有するバイポーラ・CMOS型RAM等の各メモリアレ
イに対応して、所定の書き込み制御信号及び対応するア
レイ選択信号に従って選択タイミング信号を形成し、対
応する複数の可変インピーダンス負荷回路に供給する信
号発生回路を設けるとともに、所定数の上記信号発生回
路に対応して、タイミング発生回路により形成される上
記書き込み制御信号を伝達する信号中継回路を設けるも
のである。
上記した手段によれば、タイミング発生回路と各信号
中継回路間の供給経路を等価的に同長とすることが容易
となり、また各信号中継回路から対応する信号発生回路
までの供給経路を全体的に短縮することができるため、
可変インピーダンス負荷回路のリカバリィタイムのバラ
ツキを少なくし、等価的に可変インピーダンス負荷回路
を含むバイポーラ・CMOS型RAM等のサイクルタイムを高
速化できるものである。
中継回路間の供給経路を等価的に同長とすることが容易
となり、また各信号中継回路から対応する信号発生回路
までの供給経路を全体的に短縮することができるため、
可変インピーダンス負荷回路のリカバリィタイムのバラ
ツキを少なくし、等価的に可変インピーダンス負荷回路
を含むバイポーラ・CMOS型RAM等のサイクルタイムを高
速化できるものである。
第１図には、この発明が適用されたバイポーラ・CMOS
型RAMの一実施例のブロック図が示されている。同図の
各ブロックを構成する回路素子は、公知のバイポーラ・
CMOS集積回路の製造技術によって、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。
型RAMの一実施例のブロック図が示されている。同図の
各ブロックを構成する回路素子は、公知のバイポーラ・
CMOS集積回路の製造技術によって、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。
この実施例のバイポーラ・CMOS型RAMは、そのメモリ
アレイがnMOSメモリセルを基本構成とすることで、回路
の高集積化と低消費電力化が図られ、またその周辺回路
がバイポーラ・CMOS複合回路を基本構成とすることで、
動作の高速化が図られる。さらに、この実施例のバイポ
ーラ・CMOS型RAMでは、後述するように、各相補データ
線と回路の接地電位（第１の電源電圧）との間に可変イ
ンピーダンス負荷回路が設けられ、書き込み動作の高速
性を保持しつつα線等によるソフトエラー率の低下が図
られる。
アレイがnMOSメモリセルを基本構成とすることで、回路
の高集積化と低消費電力化が図られ、またその周辺回路
がバイポーラ・CMOS複合回路を基本構成とすることで、
動作の高速化が図られる。さらに、この実施例のバイポ
ーラ・CMOS型RAMでは、後述するように、各相補データ
線と回路の接地電位（第１の電源電圧）との間に可変イ
ンピーダンス負荷回路が設けられ、書き込み動作の高速
性を保持しつつα線等によるソフトエラー率の低下が図
られる。
特に制限されないが、この実施例のバイポーラ・CMOS
型RAMには、４個のメモリマットMAT1〜MAT4が設けられ
る。各メモリマットは、ワード線の延長方向に配置され
る８個のメモリアレイと、各メモリアレイに対応して設
けられる８個の可変インピーダンス負荷回路を含む。こ
れらのメモリアレイ及び可変インピーダンス負荷回路
は、対応するワード線駆動回路DWD1〜DWD8をはさんで左
右に分割され、メモリアレイARY1L・ARY1R〜ARY8L・ARY
8R及び負荷回路LC1L・LC1R〜LC8L・LC8Rとされる。各対
の負荷回路LC1L・LC1R〜LC8L・LC8Rの中間には、インピ
ーダンス切り換え用の選択タイミング信号を形成する切
り換え信号発生回路（信号発生回路）W1〜W8が設けられ
る。これらの切り換え信号発生回路には、対応するアレ
イ選択信号発生回路S1〜S8からアレイ選択信号が供給さ
れ、タイミング発生回路TGから書き込み制御信号バッフ
ァ（信号中継回路）WB1又はWB2を介して、書き込み制御
信号が供給される。タイミング発生回路TGと各書き込み
制御信号バッファとの間に設けられる供給経路は、等価
的に同長とされる。これらのことから、各可変インピー
ダンス負荷回路のリカバリィタイムのバラツキが少なく
されるとともに、選択タイミング信号の供給経路が全体
的に短縮され、等価的にバイポーラ・CMOS型RAMのサイ
クルタイムが高速化される。
型RAMには、４個のメモリマットMAT1〜MAT4が設けられ
る。各メモリマットは、ワード線の延長方向に配置され
る８個のメモリアレイと、各メモリアレイに対応して設
けられる８個の可変インピーダンス負荷回路を含む。こ
れらのメモリアレイ及び可変インピーダンス負荷回路
は、対応するワード線駆動回路DWD1〜DWD8をはさんで左
右に分割され、メモリアレイARY1L・ARY1R〜ARY8L・ARY
8R及び負荷回路LC1L・LC1R〜LC8L・LC8Rとされる。各対
の負荷回路LC1L・LC1R〜LC8L・LC8Rの中間には、インピ
ーダンス切り換え用の選択タイミング信号を形成する切
り換え信号発生回路（信号発生回路）W1〜W8が設けられ
る。これらの切り換え信号発生回路には、対応するアレ
イ選択信号発生回路S1〜S8からアレイ選択信号が供給さ
れ、タイミング発生回路TGから書き込み制御信号バッフ
ァ（信号中継回路）WB1又はWB2を介して、書き込み制御
信号が供給される。タイミング発生回路TGと各書き込み
制御信号バッファとの間に設けられる供給経路は、等価
的に同長とされる。これらのことから、各可変インピー
ダンス負荷回路のリカバリィタイムのバラツキが少なく
されるとともに、選択タイミング信号の供給経路が全体
的に短縮され、等価的にバイポーラ・CMOS型RAMのサイ
クルタイムが高速化される。
第２図には、第１図のバイポーラ・CMOS型RAMのメモ
リマットMAT1の一実施例の回路図が示されている。バイ
ポーラ・CMOS型RAMのメモリマットMAT2は、このメモリ
マットMAT1と対称的な構成とされ、メモリマットMAT3及
びMAT4は、メモリマットMAT1及びMAT2と同様な対構造と
される。第１図のブロック図及び第２図の回路図に従っ
て、この実施例のバイポーラ・CMOS型RAMの構成と動作
の概要を説明する。なお、以下の説明は、メモリマット
MAT1及びメモりマットMAT1のメモリアレイARY1を例にし
て、具体的に展開される。他のメモリマットMAT2〜MAT3
あるいはメモリアレイARY2〜ARY8については、類推され
たい。また、第２図において、チャンネル（バックゲー
ト）部に矢印が付加されるMOSFETはＰチャンネルMOSFET
であり、矢印の付加されないＮチャンネルMOSFETと区別
して表示される。
リマットMAT1の一実施例の回路図が示されている。バイ
ポーラ・CMOS型RAMのメモリマットMAT2は、このメモリ
マットMAT1と対称的な構成とされ、メモリマットMAT3及
びMAT4は、メモリマットMAT1及びMAT2と同様な対構造と
される。第１図のブロック図及び第２図の回路図に従っ
て、この実施例のバイポーラ・CMOS型RAMの構成と動作
の概要を説明する。なお、以下の説明は、メモリマット
MAT1及びメモりマットMAT1のメモリアレイARY1を例にし
て、具体的に展開される。他のメモリマットMAT2〜MAT3
あるいはメモリアレイARY2〜ARY8については、類推され
たい。また、第２図において、チャンネル（バックゲー
ト）部に矢印が付加されるMOSFETはＰチャンネルMOSFET
であり、矢印の付加されないＮチャンネルMOSFETと区別
して表示される。
第２図において、メモリマットMAT1は、特に制限され
ないが、８個のメモリアレイARY1〜ARY8と、各メモリア
レイに対応して設けられる８個の負荷回路LC1〜LC8及び
ワード線駆動回路DWD1〜DWD8を含む。各メモリアレイ及
び可変インピーダンス負荷回路は、前途のように、対応
するワード線駆動回路DWD1〜DWD8をはさんで左右に分割
され、メモリアレイARY1L・ARY1R〜ARY8L・ARY8R及びLC
1L・LC1R〜LC8L・LC8Rとされる。
ないが、８個のメモリアレイARY1〜ARY8と、各メモリア
レイに対応して設けられる８個の負荷回路LC1〜LC8及び
ワード線駆動回路DWD1〜DWD8を含む。各メモリアレイ及
び可変インピーダンス負荷回路は、前途のように、対応
するワード線駆動回路DWD1〜DWD8をはさんで左右に分割
され、メモリアレイARY1L・ARY1R〜ARY8L・ARY8R及びLC
1L・LC1R〜LC8L・LC8Rとされる。
特に制限されないが、メモリアレイARY1L〜ARY8Lは、
メモリアレイARY1Lに代表して示されるように、第２図
の水平方向に配置される128本のワード線W0〜W127と、
垂直方向に配置される32組の相補データ線D0・▲▼
〜D31・▲▼及びこれらのワード線と相補データ
線の交点に配置される128×32個のスタティック型メモ
リセルMCとにより構成される。同様に、メモリアレイAR
Y1R〜ARY8Rは、第２図の水平方向に配置される128本の
ワード線W0〜W127と、垂直方向に配置される32組の相補
データ線D32・▲▼〜D63・▲▼及びこれら
のワード線と相補データ線の交点に配置される128×32
個のスタティック型メモリセルMCとにより構成される。
つまり、メモリアレイARY1R〜ARY8Rは、対応する上記メ
モリアレイARY1L〜ARY8Lと対称的な構成とされ、ワード
線W0〜W127は、対をなすメモリアレイARY1L及びARY1Rな
いしARY8L及びARY8Rの両方にわたって貫通される。
メモリアレイARY1Lに代表して示されるように、第２図
の水平方向に配置される128本のワード線W0〜W127と、
垂直方向に配置される32組の相補データ線D0・▲▼
〜D31・▲▼及びこれらのワード線と相補データ
線の交点に配置される128×32個のスタティック型メモ
リセルMCとにより構成される。同様に、メモリアレイAR
Y1R〜ARY8Rは、第２図の水平方向に配置される128本の
ワード線W0〜W127と、垂直方向に配置される32組の相補
データ線D32・▲▼〜D63・▲▼及びこれら
のワード線と相補データ線の交点に配置される128×32
個のスタティック型メモリセルMCとにより構成される。
つまり、メモリアレイARY1R〜ARY8Rは、対応する上記メ
モリアレイARY1L〜ARY8Lと対称的な構成とされ、ワード
線W0〜W127は、対をなすメモリアレイARY1L及びARY1Rな
いしARY8L及びARY8Rの両方にわたって貫通される。
各メモリセルMCは、第２図に例示的に示されるよう
に、Ｎチャンネル型の駆動MOSFETQ21及びQ22を含む。こ
れらの駆動MOSFETQ21及びQ22のゲート及びドレインは、
互いに交差結合される。駆動MOSFETQ21及びQ22のドレイ
ンと回路の接地電位との間には、特に制限されないが、
ポリシリコン（多結晶シリコン）層からなる負荷抵抗R1
及びR2がそれぞれ設けられる。駆動MOSFETQ21及びQ22の
ソースは、回路の電源電圧Veeに結合される。電源電圧V
eeは、特に制限されないが、例えば−5.2Vの負の電源電
圧とされる。これにより、駆動MOSFETQ21及びQ22は、負
荷抵抗R1及びR2とともに、このバイポーラ・CMOS型RAM
の記憶素子となるフリップフロップを構成する。
に、Ｎチャンネル型の駆動MOSFETQ21及びQ22を含む。こ
れらの駆動MOSFETQ21及びQ22のゲート及びドレインは、
互いに交差結合される。駆動MOSFETQ21及びQ22のドレイ
ンと回路の接地電位との間には、特に制限されないが、
ポリシリコン（多結晶シリコン）層からなる負荷抵抗R1
及びR2がそれぞれ設けられる。駆動MOSFETQ21及びQ22の
ソースは、回路の電源電圧Veeに結合される。電源電圧V
eeは、特に制限されないが、例えば−5.2Vの負の電源電
圧とされる。これにより、駆動MOSFETQ21及びQ22は、負
荷抵抗R1及びR2とともに、このバイポーラ・CMOS型RAM
の記憶素子となるフリップフロップを構成する。
フリップフロップの入出力ノードとされる駆動MOSFET
Q21及びQ22のドレインは、Ｎチャンネル型の伝送ゲート
MOSFETQ23及びQ24を介して、対応する相補データ線の非
反転信号線及び反転信号線にそれぞれ結合される。ま
た、これらの伝送ゲートMOSFETQ23及びQ24のゲートは、
対応するワード線に共通結合される。
Q21及びQ22のドレインは、Ｎチャンネル型の伝送ゲート
MOSFETQ23及びQ24を介して、対応する相補データ線の非
反転信号線及び反転信号線にそれぞれ結合される。ま
た、これらの伝送ゲートMOSFETQ23及びQ24のゲートは、
対応するワード線に共通結合される。
各メモリセルMCの負荷抵抗R1及びR2は、それぞれ対応
する駆動MOSFETQ22又はQ21がオン状態とされるとき、そ
のゲート電圧がドレインリーク電流によってしきい値電
圧以下とならないようにその電荷を補充できる程度の高
抵抗値とされる。これらの負荷抵抗R1及びR2は、ポリシ
リコン層に代えて、ＰチャンネルMOSFETを用いるもので
あってもよい。
する駆動MOSFETQ22又はQ21がオン状態とされるとき、そ
のゲート電圧がドレインリーク電流によってしきい値電
圧以下とならないようにその電荷を補充できる程度の高
抵抗値とされる。これらの負荷抵抗R1及びR2は、ポリシ
リコン層に代えて、ＰチャンネルMOSFETを用いるもので
あってもよい。
メモリアレイARY1L及びARY1Rを構成する各相補データ
線と回路の接地電位との間には、第２図に例示的に示さ
れるように、Ｐチャンネル型の負荷MOSFETQ1・Q5及びQ2
・Q6ないしQ3・Q7及びQ4・Q8からなる可変インピーダン
ス負荷回路LC1L・LC1R〜LC8L・LC8Rがそれぞれ設けられ
る。
線と回路の接地電位との間には、第２図に例示的に示さ
れるように、Ｐチャンネル型の負荷MOSFETQ1・Q5及びQ2
・Q6ないしQ3・Q7及びQ4・Q8からなる可変インピーダン
ス負荷回路LC1L・LC1R〜LC8L・LC8Rがそれぞれ設けられ
る。
各可変インピーダンス負荷回路において、内側の負荷
MOSFETQ5・Q6ないしQ7・Q8（第１のＰチャンネルMOSFE
T）は、比較的小さなコンダクタンスを持つように設計
され、そのゲートには回路の電源電圧Veeが供給され
る。また、外側の二つの負荷MOSFETQ1・Q2ないしQ3・Q4
（第２のＰチャンネルMOSFET）は、比較的大きなコンダ
クタンスを持つように設計され、そのゲートには対応す
る切り換え信号発生回路W1から対応する選択タイミング
信号sw11が供給される。選択タイミング信号sw11は、対
をなす可変インピーダンス負荷回路LC1L及びLC1Rに共通
に供給される。また、選択タイミング信号sw11は、後述
するように、通常ロウレベルとされ、バイポーラ・CMOS
型RAMが書き込み動作モードで選択状態とされライトア
ンプWAが動作状態とされる直前にハイレベルとされ、さ
らに書き込み動作が終了し、ライトアンプWAが非動作状
態とされる直後にロウレベルに戻される。
MOSFETQ5・Q6ないしQ7・Q8（第１のＰチャンネルMOSFE
T）は、比較的小さなコンダクタンスを持つように設計
され、そのゲートには回路の電源電圧Veeが供給され
る。また、外側の二つの負荷MOSFETQ1・Q2ないしQ3・Q4
（第２のＰチャンネルMOSFET）は、比較的大きなコンダ
クタンスを持つように設計され、そのゲートには対応す
る切り換え信号発生回路W1から対応する選択タイミング
信号sw11が供給される。選択タイミング信号sw11は、対
をなす可変インピーダンス負荷回路LC1L及びLC1Rに共通
に供給される。また、選択タイミング信号sw11は、後述
するように、通常ロウレベルとされ、バイポーラ・CMOS
型RAMが書き込み動作モードで選択状態とされライトア
ンプWAが動作状態とされる直前にハイレベルとされ、さ
らに書き込み動作が終了し、ライトアンプWAが非動作状
態とされる直後にロウレベルに戻される。
負荷MOSFETQ1・Q2〜Q3・Q4は、書き込み動作時におい
て選択的にオフ状態とされ、負荷回路のインピーダンス
は比較的大きくされる。このため、各相補データ線に
は、ライトアンプWAから供給される書き込み信号に従っ
た所定の信号振幅が得られ、バイポーラ・CMOS型RAMの
書き込み動作が高速化される。一方、バイポーラ・CMOS
型RAMが書き込み動作状態にないときは、すべての負荷M
OSFETQ1〜Q8が一斉にオン状態となり、負荷回路のイン
ピーダンスは比較的小さくされる。このため、各相補デ
ータ線には比較的高いバイアス電圧が与えられ、このバ
イアス電圧を中心とした読み出し信号が得られる。これ
により、バイポーラ・CMOS型RAMのα線等に起因するソ
フトエラーの発生率が低下されるものとなる。
て選択的にオフ状態とされ、負荷回路のインピーダンス
は比較的大きくされる。このため、各相補データ線に
は、ライトアンプWAから供給される書き込み信号に従っ
た所定の信号振幅が得られ、バイポーラ・CMOS型RAMの
書き込み動作が高速化される。一方、バイポーラ・CMOS
型RAMが書き込み動作状態にないときは、すべての負荷M
OSFETQ1〜Q8が一斉にオン状態となり、負荷回路のイン
ピーダンスは比較的小さくされる。このため、各相補デ
ータ線には比較的高いバイアス電圧が与えられ、このバ
イアス電圧を中心とした読み出し信号が得られる。これ
により、バイポーラ・CMOS型RAMのα線等に起因するソ
フトエラーの発生率が低下されるものとなる。
切り換え信号発生回路W1は、特に制限されないが、ア
ンドゲート回路AG1及びナンドゲート回路NAG1を含む。
ナンドゲート回路NAG1の一対の入力端子には、対応する
アレイ選択信号発生回路S1から、反転内部選択信号s0及
びs1が供給される。これらの反転内部選択信号s0及びs1
は、後述するように、アレイ選択信号A1とプリデコード
信号X00又はX01がともにハイレベルとされるとき、それ
ぞれ選択的にロウレベルとされる。プリデコード信号X0
0又はX01は、最下位ビットのＸアドレス信号AX0をもと
に、選択的にかつ相補的に形成される。これにより、ナ
ンドゲート回路NAG1は、非反転内部選択信号s1及びs2に
対するアンドゲート回路として機能する。つまり、ナン
ドゲート回路NAG1の出力信号は、アレイ選択信号A1にほ
かならない。
ンドゲート回路AG1及びナンドゲート回路NAG1を含む。
ナンドゲート回路NAG1の一対の入力端子には、対応する
アレイ選択信号発生回路S1から、反転内部選択信号s0及
びs1が供給される。これらの反転内部選択信号s0及びs1
は、後述するように、アレイ選択信号A1とプリデコード
信号X00又はX01がともにハイレベルとされるとき、それ
ぞれ選択的にロウレベルとされる。プリデコード信号X0
0又はX01は、最下位ビットのＸアドレス信号AX0をもと
に、選択的にかつ相補的に形成される。これにより、ナ
ンドゲート回路NAG1は、非反転内部選択信号s1及びs2に
対するアンドゲート回路として機能する。つまり、ナン
ドゲート回路NAG1の出力信号は、アレイ選択信号A1にほ
かならない。
ナンドゲート回路NAG1の出力信号は、アンドゲート回
路AG1の一方の入力端子に供給される。アンドゲート回
路AG1の地方の入力端子には、書き込み制御信号バッフ
ァWB1から書き込み制御信号φw1が供給される。これに
より、アンドゲート回路AG1の出力信号すなわち選択タ
イミング信号sw11は、書き込み制御信号φw1及びアレイ
選択信号A1がともにハイレベルとされるとき、言い換え
るとメモリアレイARY1が指定された状態でバイポーラ・
CMOS型RAMの書き込み動作が行われるとき、選択的にハ
イレベルとされる。前途のように、選択タイミング信号
sw11がハイレベルとされることで、対応する可変インピ
ーダンス負荷回路LC1L及びLC1Rの負荷MOSFETQ1〜Q4は、
一斉にオフ状態となる。
路AG1の一方の入力端子に供給される。アンドゲート回
路AG1の地方の入力端子には、書き込み制御信号バッフ
ァWB1から書き込み制御信号φw1が供給される。これに
より、アンドゲート回路AG1の出力信号すなわち選択タ
イミング信号sw11は、書き込み制御信号φw1及びアレイ
選択信号A1がともにハイレベルとされるとき、言い換え
るとメモリアレイARY1が指定された状態でバイポーラ・
CMOS型RAMの書き込み動作が行われるとき、選択的にハ
イレベルとされる。前途のように、選択タイミング信号
sw11がハイレベルとされることで、対応する可変インピ
ーダンス負荷回路LC1L及びLC1Rの負荷MOSFETQ1〜Q4は、
一斉にオフ状態となる。
ところで、この実施例のバイポーラ・CMOS型RAMにお
いて、書き込み制御信号バッファWB1及びWB2（信号中継
回路）は、例えば第２図に例示的に示されるように、各
メモリマットに対応して設けられる２個のCMOSインバー
タ回路N3を含む。インバータ回路N3の入力端子には、タ
イミング発生回路TGから、反転タイミング信号▲▼
が供給される。
いて、書き込み制御信号バッファWB1及びWB2（信号中継
回路）は、例えば第２図に例示的に示されるように、各
メモリマットに対応して設けられる２個のCMOSインバー
タ回路N3を含む。インバータ回路N3の入力端子には、タ
イミング発生回路TGから、反転タイミング信号▲▼
が供給される。
この実施例のバイポーラ・CMOS型RAMにおいて、書き
込み制御信号バッファWB1は、メモリマットMAT1及びMAT
2の中間位置に配置され、書き込み制御信号バッファWB2
は、メモリマットMAT3及びMAT4の中間位置に配置され
る。これらの書き込み制御信号バッファとタイミング発
生回路TGとの間に設けられる供給経路は、例えば遅延回
路等を挿入することによってその信号伝達時間が同じに
なるように設計され、等価的に同長とされる。このこと
は、各書き込み制御信号バッファWB1及びWB2から切り換
え信号発生回路W1〜W8までの距離が短縮されることもあ
いまって、可変インピーダンス負荷回路のリカバリィタ
イムのバラツキを少なくし、等価的に起動制御信号に対
する書き込み制御信号の相対的な遅延時間を短縮させる
効果を持つ。これにより、バイポーラ・CMOS型RAMのサ
イクルタイムが、さらに高速化される。
込み制御信号バッファWB1は、メモリマットMAT1及びMAT
2の中間位置に配置され、書き込み制御信号バッファWB2
は、メモリマットMAT3及びMAT4の中間位置に配置され
る。これらの書き込み制御信号バッファとタイミング発
生回路TGとの間に設けられる供給経路は、例えば遅延回
路等を挿入することによってその信号伝達時間が同じに
なるように設計され、等価的に同長とされる。このこと
は、各書き込み制御信号バッファWB1及びWB2から切り換
え信号発生回路W1〜W8までの距離が短縮されることもあ
いまって、可変インピーダンス負荷回路のリカバリィタ
イムのバラツキを少なくし、等価的に起動制御信号に対
する書き込み制御信号の相対的な遅延時間を短縮させる
効果を持つ。これにより、バイポーラ・CMOS型RAMのサ
イクルタイムが、さらに高速化される。
メモリアレイARY1L及びARY1Rを構成するワード線W0〜
W127は、特に制限されないが、対応するワード線駆動回
路DWD1の対応するノアゲート回路NOG1ないしNOG4の出力
端子にそれぞれ結合される。ワード線駆動回路DWD1は、
各ワード線に対応して設けられる128個のノアゲート回
路を含む。各ノアゲート回路は、それぞれ２個ずつ１対
とされ、各対のノアゲート回路NOG1・NOG2ないしNOG3・
NOG4の一方の入力端子は、対応する反転メインワード線
▲▼〜▲▼にそれぞれ共通結合される。
各対の一方のノアゲート回路NOG1ないしNOG3の他方の入
力端子は、上途の反転内部選択信号▲▼が共通に供
給される。また、各対の他方のノアゲート回路NOG2ない
しNOG4の他方の入力端子には、上途の反転内部選択信号
▲▼が共通に供給される。これにより、ノアゲート
回路NOG1ないしNOG4の出力信号すなわちワード線W0〜W1
27は、対応する反転メインワード線▲▼〜▲
▼がロウレベルの選択状態とされ、同時に対応する
反転内部選択信号▲▼及び▲▼がロウレベルと
されるとき、選択的にハイレベルの選択状態とされる。
W127は、特に制限されないが、対応するワード線駆動回
路DWD1の対応するノアゲート回路NOG1ないしNOG4の出力
端子にそれぞれ結合される。ワード線駆動回路DWD1は、
各ワード線に対応して設けられる128個のノアゲート回
路を含む。各ノアゲート回路は、それぞれ２個ずつ１対
とされ、各対のノアゲート回路NOG1・NOG2ないしNOG3・
NOG4の一方の入力端子は、対応する反転メインワード線
▲▼〜▲▼にそれぞれ共通結合される。
各対の一方のノアゲート回路NOG1ないしNOG3の他方の入
力端子は、上途の反転内部選択信号▲▼が共通に供
給される。また、各対の他方のノアゲート回路NOG2ない
しNOG4の他方の入力端子には、上途の反転内部選択信号
▲▼が共通に供給される。これにより、ノアゲート
回路NOG1ないしNOG4の出力信号すなわちワード線W0〜W1
27は、対応する反転メインワード線▲▼〜▲
▼がロウレベルの選択状態とされ、同時に対応する
反転内部選択信号▲▼及び▲▼がロウレベルと
されるとき、選択的にハイレベルの選択状態とされる。
反転メインワード線▲▼〜▲▼は、メ
インワード線駆動回路MWD1の対応するナンドゲート回路
NAG4〜NAG5の出力端子にそれぞれ結合される。メインワ
ード線駆動回路MWD1は、上記反転メインワード線▲
▼〜▲▼に対応して設けられる64個の４入力
ナンドゲート回路を含む。ナンドゲート回路NAG4〜NAG5
の第１の入力端子には、対応するマット選択信号M1が共
通に供給され、第２〜第４の入力端子には、プリデコー
ド信号X10〜X13ないしX50〜X53がそれぞれ所定の組み合
わせをもって供給される。マット選択信号M1は、マット
選択信号M2〜M4とともに、マット選択回路MSLにおい
て、最上位ビットのＸアドレス信号AX7及びＹアドレス
信号AY9をデコードすることにより、形成される。ま
た、フリデコード信号X10〜X13ないしX50〜X53は、後述
するように、プリデコーダXPDにおいて、Ｘアドレス信
号AX1とAX2,AX3とAX4又はAX5とAX6をそれぞれ２ビット
ずつ組み合わせてデコードすることにより形成される。
インワード線駆動回路MWD1の対応するナンドゲート回路
NAG4〜NAG5の出力端子にそれぞれ結合される。メインワ
ード線駆動回路MWD1は、上記反転メインワード線▲
▼〜▲▼に対応して設けられる64個の４入力
ナンドゲート回路を含む。ナンドゲート回路NAG4〜NAG5
の第１の入力端子には、対応するマット選択信号M1が共
通に供給され、第２〜第４の入力端子には、プリデコー
ド信号X10〜X13ないしX50〜X53がそれぞれ所定の組み合
わせをもって供給される。マット選択信号M1は、マット
選択信号M2〜M4とともに、マット選択回路MSLにおい
て、最上位ビットのＸアドレス信号AX7及びＹアドレス
信号AY9をデコードすることにより、形成される。ま
た、フリデコード信号X10〜X13ないしX50〜X53は、後述
するように、プリデコーダXPDにおいて、Ｘアドレス信
号AX1とAX2,AX3とAX4又はAX5とAX6をそれぞれ２ビット
ずつ組み合わせてデコードすることにより形成される。
メインワード線駆動回路WMD1のナンドゲート回路NAG4
〜NAG5の出力信号すなわち反転メインワード線▲
▼〜▲▼は、対応するマット選択信号M1がハイ
レベルとされ、フリデコード信号X10〜X13ないしX50〜X
53が対応する組み合わせで同時にハイレベルとされると
き、選択的にロウレベルとされる。前途のように、これ
らの反転メインワード線▲▼〜▲▼は、
メモリマットMAT1のワード線駆動回路DWD1〜DWD8の対応
する１対のノアゲート回路NOG1・NOG2ないしNOG3・NOG4
の一方の入力端子に共通結合される。
〜NAG5の出力信号すなわち反転メインワード線▲
▼〜▲▼は、対応するマット選択信号M1がハイ
レベルとされ、フリデコード信号X10〜X13ないしX50〜X
53が対応する組み合わせで同時にハイレベルとされると
き、選択的にロウレベルとされる。前途のように、これ
らの反転メインワード線▲▼〜▲▼は、
メモリマットMAT1のワード線駆動回路DWD1〜DWD8の対応
する１対のノアゲート回路NOG1・NOG2ないしNOG3・NOG4
の一方の入力端子に共通結合される。
プリデコーダXPDには、タイミング発生回路TGからタ
イミング信号φcsが供給される。また、後述するＸアド
レスバッファXABから、最下位ビットを除く相補内部ア
ドレス信号ａx0〜ａx6（ここで、例えば非反転内部アド
レス信号ａx0と反転内部アドレス信号▲▼をあわ
せて相補内部アドレス信号ａx0のように表す。以下同
じ）が供給される。
イミング信号φcsが供給される。また、後述するＸアド
レスバッファXABから、最下位ビットを除く相補内部ア
ドレス信号ａx0〜ａx6（ここで、例えば非反転内部アド
レス信号ａx0と反転内部アドレス信号▲▼をあわ
せて相補内部アドレス信号ａx0のように表す。以下同
じ）が供給される。
プリデコーダXPDは、上記タイミング信号φcsに従っ
て、選択的に動作状態とされる。この動作状態におい
て、プリデコーダXPDは、上記相補内部アドレス信号ａx
0,ａx1とａx2,ａx3とａx4及びａx5とａx6を１ビット又
は２ビットずつ組み合わせてデコードすることにより、
上記プリデコード信号X00〜X01,X10〜X13,X30〜X33及び
X50〜X53をそれぞれ形成する。
て、選択的に動作状態とされる。この動作状態におい
て、プリデコーダXPDは、上記相補内部アドレス信号ａx
0,ａx1とａx2,ａx3とａx4及びａx5とａx6を１ビット又
は２ビットずつ組み合わせてデコードすることにより、
上記プリデコード信号X00〜X01,X10〜X13,X30〜X33及び
X50〜X53をそれぞれ形成する。
ＸアドレスバッファXABは、特に制限されないが、外
部端子AX0〜AX7に対応して設けられる８個のレベル判定
回路と、これらのレベル判定回路に対応して２個ずつ設
けられる計16個のECL・CMOSレベル変換回路を含む。こ
れらのレベル判定回路及びレベル変換回路は、バイポー
ラ・CMOS複合回路を基本構成とする。
部端子AX0〜AX7に対応して設けられる８個のレベル判定
回路と、これらのレベル判定回路に対応して２個ずつ設
けられる計16個のECL・CMOSレベル変換回路を含む。こ
れらのレベル判定回路及びレベル変換回路は、バイポー
ラ・CMOS複合回路を基本構成とする。
ＸアドレスバッファXABのレベル判定回路は、外部端
子AX0〜AX7から対応する入力エミッタフォロア回路を介
してECLレベルで入力されるＸアドレス信号AX0〜AX7の
レベルを、所定の参照電位に従って判定し、相補内部信
号を形成する。これらの相補内部信号は、Ｘアドレスバ
ッファXABの対応するレベル変換回路によってCMOSレベ
ルに変換され、上記相補内部アドレス信号ａx0〜ａx7と
される。前途のように、相補内部アドレス信号ａx0〜ａ
x6は、上記プリデコーダXPDに供給され、最下位ビット
の相補内部アドレス信号ａx7は、マット選択回路MSLに
供給される。
子AX0〜AX7から対応する入力エミッタフォロア回路を介
してECLレベルで入力されるＸアドレス信号AX0〜AX7の
レベルを、所定の参照電位に従って判定し、相補内部信
号を形成する。これらの相補内部信号は、Ｘアドレスバ
ッファXABの対応するレベル変換回路によってCMOSレベ
ルに変換され、上記相補内部アドレス信号ａx0〜ａx7と
される。前途のように、相補内部アドレス信号ａx0〜ａ
x6は、上記プリデコーダXPDに供給され、最下位ビット
の相補内部アドレス信号ａx7は、マット選択回路MSLに
供給される。
一方、メモリアレイARY1Lを構成する相補データ線D0
・▲▼〜D31・▲▼は、対応するカラムスイ
ッチCS1Lの対応するスイッチMOSFETQ9・Q25及びQ10・Q2
6ないしQ11・Q27及びQ12・Q28に結合される。カラムス
イッチCS1LのＰチャンネル型のスイッチMOSFETQ9〜Q12
の他方は、対応する読み出し用相補共通データ線ＲD1L
（ここで、例えば非反転共通データ線RD1Lと反転共通デ
ータ線▲▼をあわせて相補共通データ線ＲD1L
のように表す。以下同じ）に共通結合される。また、カ
ラムスイッチCS1LのＮチャンネル型のスイッチMOSFETQ2
5〜Q28の他方は、対応する書き込み用相補共通データ線
ＷD1Lに共通結合される。
・▲▼〜D31・▲▼は、対応するカラムスイ
ッチCS1Lの対応するスイッチMOSFETQ9・Q25及びQ10・Q2
6ないしQ11・Q27及びQ12・Q28に結合される。カラムス
イッチCS1LのＰチャンネル型のスイッチMOSFETQ9〜Q12
の他方は、対応する読み出し用相補共通データ線ＲD1L
（ここで、例えば非反転共通データ線RD1Lと反転共通デ
ータ線▲▼をあわせて相補共通データ線ＲD1L
のように表す。以下同じ）に共通結合される。また、カ
ラムスイッチCS1LのＮチャンネル型のスイッチMOSFETQ2
5〜Q28の他方は、対応する書き込み用相補共通データ線
ＷD1Lに共通結合される。
カラムスイッチCS1LのＰチャンネルMOSFETQ9・Q10な
いしQ11・Q12のゲートはそれぞれ共通接続され、さらに
対応するインバータ回路N1〜N2の出力端子に結合され
る。また、ＮチャンネルMOSFETQ25・Q26ないしQ27・Q28
のゲートはそれぞれ共通結合され、さらに対応する上記
インバータ回路N1〜N2の入力端子に結合される。インバ
ータ回路N1〜N2の入力端子には、対応するカラムアドレ
スデコーダCD1Lから対応するデータ線選択信号Y0〜Y31
がそれぞれ供給される。
いしQ11・Q12のゲートはそれぞれ共通接続され、さらに
対応するインバータ回路N1〜N2の出力端子に結合され
る。また、ＮチャンネルMOSFETQ25・Q26ないしQ27・Q28
のゲートはそれぞれ共通結合され、さらに対応する上記
インバータ回路N1〜N2の入力端子に結合される。インバ
ータ回路N1〜N2の入力端子には、対応するカラムアドレ
スデコーダCD1Lから対応するデータ線選択信号Y0〜Y31
がそれぞれ供給される。
カラムスイッチCS1LのスイッチMOSFETQ29・Q25及びQ1
0・Q26ないしQ11・Q27及びQ12・Q28は、対応する上記デ
ータ線選択信号Y0〜Y31が択一的にハイレベルとされる
ことでそれぞれ同時にオン状態となり、対応する相補デ
ータ線D0・▲▼〜D31・▲▼と書き込み用相
補共通データ線ＷD1L及び読み出し用相補共通データ線
ＲD1Lを選択的に接続する。
0・Q26ないしQ11・Q27及びQ12・Q28は、対応する上記デ
ータ線選択信号Y0〜Y31が択一的にハイレベルとされる
ことでそれぞれ同時にオン状態となり、対応する相補デ
ータ線D0・▲▼〜D31・▲▼と書き込み用相
補共通データ線ＷD1L及び読み出し用相補共通データ線
ＲD1Lを選択的に接続する。
同様に、カラムスイッチCS1Rは、メモリアレイARY1R
の相補データ線D32・▲▼〜D63・▲▼に対
応して設けられる32組のスイッチMOSFETを含む。カラム
スイッチCS1Rは、対応するカラムアドレスデコーダCD1R
から供給されるデータ線選択信号Y32〜Y63に従って、メ
モリアレイARY1Rの相補データ線32・▲▼〜D63・
▲▼と書き込み用相補共通データ線ＷD1R及び読
み出し用相補共通データ線ＲD1Rを選択的に接続する。
の相補データ線D32・▲▼〜D63・▲▼に対
応して設けられる32組のスイッチMOSFETを含む。カラム
スイッチCS1Rは、対応するカラムアドレスデコーダCD1R
から供給されるデータ線選択信号Y32〜Y63に従って、メ
モリアレイARY1Rの相補データ線32・▲▼〜D63・
▲▼と書き込み用相補共通データ線ＷD1R及び読
み出し用相補共通データ線ＲD1Rを選択的に接続する。
カラムアドレスデコーダCD1L及びCD1Rには、マット選
択回路MSLから上途のマット選択信号M1が供給され、プ
リデコーダYPDからプリデコード信号Y00〜Y03,Y20〜Y23
及びY40〜Y41が供給される。また、上記プリデコーダYP
Dから、さらに、対応するアレイ選択信号A1と、左右選
択信号SL及びSRがそれぞれ供給される。特に制限されな
いが、プリデコード信号Y00〜Y03,Y20〜Y23及びY40〜Y4
1は、後述するように、Ｙアドレス信号AY0とAY1,AY2とA
Y3及び、Y4をそれぞれ１ビット又は２ビットずつ組み合
わせデコードすることにより形成される。また、アレイ
選択信号A1は、アレイ選択信号A2〜A8とともに、３ビッ
トのＹアドレス信号AY6〜AY8をデコードすることにより
形成され、左右選択信号SL及びSRは、Ｙアドレス信号AY
5をデコードすることにより形成される。
択回路MSLから上途のマット選択信号M1が供給され、プ
リデコーダYPDからプリデコード信号Y00〜Y03,Y20〜Y23
及びY40〜Y41が供給される。また、上記プリデコーダYP
Dから、さらに、対応するアレイ選択信号A1と、左右選
択信号SL及びSRがそれぞれ供給される。特に制限されな
いが、プリデコード信号Y00〜Y03,Y20〜Y23及びY40〜Y4
1は、後述するように、Ｙアドレス信号AY0とAY1,AY2とA
Y3及び、Y4をそれぞれ１ビット又は２ビットずつ組み合
わせデコードすることにより形成される。また、アレイ
選択信号A1は、アレイ選択信号A2〜A8とともに、３ビッ
トのＹアドレス信号AY6〜AY8をデコードすることにより
形成され、左右選択信号SL及びSRは、Ｙアドレス信号AY
5をデコードすることにより形成される。
カラムアドレスデコーダCD1L及びCD1Rは、上記アレイ
選択信号A1及び左右選択信号SL及びSRに従って、選択的
に動作状態とされる。この動作状態において、カラムア
ドレスデコーダCD1L及びCD1Rは、上記プリデコード信号
Y00〜Y03,Y20〜Y23及びY40〜Y41に従って、対応するデ
ータ線選択信号Y0〜Y31又はY32〜Y63を択一的にハイレ
ベルの選択状態とする。
選択信号A1及び左右選択信号SL及びSRに従って、選択的
に動作状態とされる。この動作状態において、カラムア
ドレスデコーダCD1L及びCD1Rは、上記プリデコード信号
Y00〜Y03,Y20〜Y23及びY40〜Y41に従って、対応するデ
ータ線選択信号Y0〜Y31又はY32〜Y63を択一的にハイレ
ベルの選択状態とする。
プリデコーダYPDには、タイミング発生回路TGから上
途のタイミング信号φcsが供給され、またＹアドレスバ
ッファYABから最上位ビットを除く９ビットの相補内部
アドレス信号ａy0〜ａy8が供給される。プリデコーダYP
Dは、上記タイミング信号φcsに従って、選択的に動作
状態とされる。この動作状態において、プリデコーダYP
Dは、上記相補内部アドレス信号ａy0とａy1,ａy2とａy3
及びａy4を１ビット又は２ビットずつ組み合わせてデコ
ードすることで、プリデコード信号Y00〜Y03、Y20〜Y23
及びY40〜Y41をそれぞれ選択的に形成する。また、上記
相補内部アドレス信号ａy6〜ａy8に従って、アレイ選択
信号A1〜A8を択一的に形成するとともに、上記相補内部
アドレス信号ａy5に従って、左右選択信号SL及びSRを選
択的に形成する。
途のタイミング信号φcsが供給され、またＹアドレスバ
ッファYABから最上位ビットを除く９ビットの相補内部
アドレス信号ａy0〜ａy8が供給される。プリデコーダYP
Dは、上記タイミング信号φcsに従って、選択的に動作
状態とされる。この動作状態において、プリデコーダYP
Dは、上記相補内部アドレス信号ａy0とａy1,ａy2とａy3
及びａy4を１ビット又は２ビットずつ組み合わせてデコ
ードすることで、プリデコード信号Y00〜Y03、Y20〜Y23
及びY40〜Y41をそれぞれ選択的に形成する。また、上記
相補内部アドレス信号ａy6〜ａy8に従って、アレイ選択
信号A1〜A8を択一的に形成するとともに、上記相補内部
アドレス信号ａy5に従って、左右選択信号SL及びSRを選
択的に形成する。
ＹアドレスバッファYABは、上途のＸアドレスバッフ
ァXABと同様な構成とされ、外部端子AY0〜AY9を介して
供給される10ビットのＹアドレス信号AY0〜AY9をとも
に、相補内部アドレス信号ａy0〜ａy9を形成する。この
うち、最上位ビットを除く９ビットの相補内部アドレス
信号ａy0〜ａy8は、上記プリデコーダYPDに供給され
る。最上位ビットの相補内部アドレス信号ａy9は、マッ
ト選択回路MSLに供給される。
ァXABと同様な構成とされ、外部端子AY0〜AY9を介して
供給される10ビットのＹアドレス信号AY0〜AY9をとも
に、相補内部アドレス信号ａy0〜ａy9を形成する。この
うち、最上位ビットを除く９ビットの相補内部アドレス
信号ａy0〜ａy8は、上記プリデコーダYPDに供給され
る。最上位ビットの相補内部アドレス信号ａy9は、マッ
ト選択回路MSLに供給される。
マット選択回路MSLには、上記ＸアドレスバッファXAB
から最上位ビットの相補内部アドレス信号ａx7が供給さ
れ、上記ＹアドレスバッファYABから最上位ビットの相
補内部アドレス信号ａy9が供給される。マット選択回路
MSLは、上記相補内部アドレス信号ａx7及びａy9をデコ
ードし、マット選択信号M1〜M4を択一的にハイレベルと
する。これらのマット選択信号M1〜M4は、対応するメモ
リマットMAT1〜MAT4に供給される。
から最上位ビットの相補内部アドレス信号ａx7が供給さ
れ、上記ＹアドレスバッファYABから最上位ビットの相
補内部アドレス信号ａy9が供給される。マット選択回路
MSLは、上記相補内部アドレス信号ａx7及びａy9をデコ
ードし、マット選択信号M1〜M4を択一的にハイレベルと
する。これらのマット選択信号M1〜M4は、対応するメモ
リマットMAT1〜MAT4に供給される。
対応するメモリアレイの相補データ線D0・▲▼〜
D63・▲▼が選択的に接続される書き込み用相補
共通データ線ＷD1L,ＷD1RないしＷD8L、ＷD8Rは、対応
するライトアンプWAの出力端子に結合される。これらの
ライトアンプWAの入力端子は、すべて相補信号線ｗ・
に共通結合され、さらにデータ入力バッファDIBの出力
端子に結合される。データ入力バッファDIBには、タイ
ミング発生回路TGからタイミング信号φweが供給され
る。データ入力バッファDIBの入力端子は、データ入力
端子Dinに結合される。
D63・▲▼が選択的に接続される書き込み用相補
共通データ線ＷD1L,ＷD1RないしＷD8L、ＷD8Rは、対応
するライトアンプWAの出力端子に結合される。これらの
ライトアンプWAの入力端子は、すべて相補信号線ｗ・
に共通結合され、さらにデータ入力バッファDIBの出力
端子に結合される。データ入力バッファDIBには、タイ
ミング発生回路TGからタイミング信号φweが供給され
る。データ入力バッファDIBの入力端子は、データ入力
端子Dinに結合される。
データ入力バッファDIBは、バイポーラ・CMOS型RAMの
書き込み動作モードにおいて、上記タイミング信号φwe
に従って選択的に動作状態とされる。この動作状態にお
いて、データ入力バッファDIBは、データ入力端子Dinを
介して外部から供給されるECLレベルの書き込みデータ
をMOSレベルの相補書き込み信号とし、相補信号線ｗ・
を介して、すべてのライトアンプWAに共通に伝達す
る。
書き込み動作モードにおいて、上記タイミング信号φwe
に従って選択的に動作状態とされる。この動作状態にお
いて、データ入力バッファDIBは、データ入力端子Dinを
介して外部から供給されるECLレベルの書き込みデータ
をMOSレベルの相補書き込み信号とし、相補信号線ｗ・
を介して、すべてのライトアンプWAに共通に伝達す
る。
ライトアンプWAは、アレイ選択信号A1〜A8と左右選択
信号SL及びSRが対応する組み合わせで同時にハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、ライトアンプWAは、データ入力バッファ
DIBから相補信号線ｗ・▲▼を介して供給される相補
書き込み信号に従った書き込み電流を、対応する書き込
み用相補共通データ線WD1L又はWD1Rに選択的に送出す
る。
信号SL及びSRが対応する組み合わせで同時にハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、ライトアンプWAは、データ入力バッファ
DIBから相補信号線ｗ・▲▼を介して供給される相補
書き込み信号に従った書き込み電流を、対応する書き込
み用相補共通データ線WD1L又はWD1Rに選択的に送出す
る。
一方、対応するメモリアレイの相補データ線D0・▲
▼〜D63・▲▼が選択的に接続される読み出し
用相補共通データ線ＲD1L,ＲD1RないしＲD8L,ＲD8Rは、
対応するセンスアンプSAの入力端子に結合される。これ
らのセンスアンプSAの出力端子は、すべて相補信号線ｒ
・▲▼に共通結合され、さらにデータ出力バッファDO
Bの入力端子に結合される。データ出力バッファDOBに
は、タイミング発生回路TGからタイミング信号φoeが供
給される。データ出力バッファDOBの出力端子は、デー
タ出力端子Doutに結合される。
▼〜D63・▲▼が選択的に接続される読み出し
用相補共通データ線ＲD1L,ＲD1RないしＲD8L,ＲD8Rは、
対応するセンスアンプSAの入力端子に結合される。これ
らのセンスアンプSAの出力端子は、すべて相補信号線ｒ
・▲▼に共通結合され、さらにデータ出力バッファDO
Bの入力端子に結合される。データ出力バッファDOBに
は、タイミング発生回路TGからタイミング信号φoeが供
給される。データ出力バッファDOBの出力端子は、デー
タ出力端子Doutに結合される。
センスアンプSAは、上記アレイ選択信号A1〜A8及び左
右選択信号SL及びSRが対応する組み合わせで同時にハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、センスアンプSAは、対応するメモ
リアレイの選択されたメモリセルMCから読み出し用相補
共通データ線ＲD1L,ＲD1RないしＲD8L,ＲD8Rを介して伝
達される小振幅の読み出し信号を増幅し、理論レベルの
相補読み出し信号とする。これらの相補読み出し信号
は、相補信号線ｒ・▲▼を介して、データ出力バッフ
ァDOBに伝達される。
右選択信号SL及びSRが対応する組み合わせで同時にハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、センスアンプSAは、対応するメモ
リアレイの選択されたメモリセルMCから読み出し用相補
共通データ線ＲD1L,ＲD1RないしＲD8L,ＲD8Rを介して伝
達される小振幅の読み出し信号を増幅し、理論レベルの
相補読み出し信号とする。これらの相補読み出し信号
は、相補信号線ｒ・▲▼を介して、データ出力バッフ
ァDOBに伝達される。
データ出力バッファDOBは、バイポーラ・CMOS型RAMの
読み出し動作モードにおいて、上記タイミング信号φoe
に従って選択的に動作状態とされる。この動作状態にお
いて、データ出力バッファDOBは、センスアップSAから
相補信号線ｒ・▲▼を介して伝達される相補読み出し
信号をECLレベルに変換し、オープンエミッタの出力ト
ランジスタを介して、データ出力端子Doutから外部の装
置に送出する。
読み出し動作モードにおいて、上記タイミング信号φoe
に従って選択的に動作状態とされる。この動作状態にお
いて、データ出力バッファDOBは、センスアップSAから
相補信号線ｒ・▲▼を介して伝達される相補読み出し
信号をECLレベルに変換し、オープンエミッタの出力ト
ランジスタを介して、データ出力端子Doutから外部の装
置に送出する。
タイミング発生回路TGは、外部から制御信号として供
給されるチップ選択信号▲▼及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。
給されるチップ選択信号▲▼及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。
第３図には、第１図のバイポーラ・CMOS型RAMの一実
施例の配置図が示されている。
施例の配置図が示されている。
第３図において、バイポーラ・CMOS型RAMは、特に制
限されないが、単結晶シリコンからなる１個の半導体基
板SUB上に形成される。半導体基板SUBの中央部には、４
個のメモリマットMAT1〜MAT4が配置され、その外側に
は、各アドレスバッファやプリデコーダ等を含む周辺回
路PC1及びPC2がそれぞれ配置される。特に制限されない
が、周辺回路PC1には、タイミング発生回路TGが含まれ
る。
限されないが、単結晶シリコンからなる１個の半導体基
板SUB上に形成される。半導体基板SUBの中央部には、４
個のメモリマットMAT1〜MAT4が配置され、その外側に
は、各アドレスバッファやプリデコーダ等を含む周辺回
路PC1及びPC2がそれぞれ配置される。特に制限されない
が、周辺回路PC1には、タイミング発生回路TGが含まれ
る。
各メモリマットのメモリアレイARY1〜ARY8に対応して
設けられる可変インピーダンス負荷回路LC1L,LC1Rない
しLC8L,LC8Rは、対応するメモリマットMAT1〜MAT4の最
も外側にそれぞれ配置される。メモリマットMAT1及びMA
T2の中間には、書き込み制御信号バッファWB1が接近し
て配置される。同様に、メモリマットMAT3及びMAT4の中
間には、書き込み制御信号バッファWB2が近接して配置
される。
設けられる可変インピーダンス負荷回路LC1L,LC1Rない
しLC8L,LC8Rは、対応するメモリマットMAT1〜MAT4の最
も外側にそれぞれ配置される。メモリマットMAT1及びMA
T2の中間には、書き込み制御信号バッファWB1が接近し
て配置される。同様に、メモリマットMAT3及びMAT4の中
間には、書き込み制御信号バッファWB2が近接して配置
される。
これにより、各書き込み制御信号バッファと切り換え
信号発生回路間及び各切り換え信号発生回路と可変イン
ピーダンス負荷回路間の距離が、全体的に短縮される。
また、タイミング発生回路TGと書き込み制御信号バッフ
ァWB1及びWB2との間に設けられる供給経路の長さは、実
際には異なるが、例えばタイミング発生回路TGに設けら
れる遅延回路の段数の調整することで、等価的に同長と
なるように設計される。このため、書き込み動作終了後
の可変インピーダンス負荷回路のリカバリィタイムのバ
ラツキが少なくされ、これにともなって起動制御信号に
対する書き込み制御信号の相対的な遅延時間が短縮され
る。
信号発生回路間及び各切り換え信号発生回路と可変イン
ピーダンス負荷回路間の距離が、全体的に短縮される。
また、タイミング発生回路TGと書き込み制御信号バッフ
ァWB1及びWB2との間に設けられる供給経路の長さは、実
際には異なるが、例えばタイミング発生回路TGに設けら
れる遅延回路の段数の調整することで、等価的に同長と
なるように設計される。このため、書き込み動作終了後
の可変インピーダンス負荷回路のリカバリィタイムのバ
ラツキが少なくされ、これにともなって起動制御信号に
対する書き込み制御信号の相対的な遅延時間が短縮され
る。
以上のように、この実施例のバイポーラ・CMOS型RAM
は、４個のメモリマットMAT1〜MAT4を含む。各メモリマ
ットは、それぞれワード線方向に配置される８個のメモ
リアレイARY1〜ARY8と、これらのメモリアレイに対応し
て設けられる８個の可変インピーダンス負荷回路LC1〜L
C8を含む。各可変インピーダンス負荷回路は、対応する
メモリアレイの相補データ線に対応して設けられ64対の
ＰチャンネルMOSFETを含む。このうち、一方のＰチャン
ネルMOSFETは、定常的にオン状態とされ、他方のＰチャ
ンネルMOSFETは書き込み動作時において対応する選択タ
イミング信号に従って選択的にオフ状態とされる。各可
変インピーダンス負荷回路の中央部には、対応するアレ
イ選択信号A1〜A8と書き込み制御信号φw1〜φw4をもと
に上記選択タイミング信号を形成する切り換え信号発生
回路W1〜W8が設けられる。また、メモリマットMAT1及び
MAT2とMAT3及びMAT4の中央部には、対応するメモリマッ
トの切り換え信号発生回路W1〜W8に、上記書き込み制御
信号φw1〜φw4を伝達する書き込み制御信号バッファWB
1及びWB2が設けられる。これらの書き込み制御信号バッ
ファとタイミング発生回路TGとの間に設けられる供給経
路は、例えばその伝達遅延時間が同じになるように設計
することで、等価的に同長とされる。このため、各切り
換え信号発生回路と可変インピーダンス負荷回路間の距
離が全体的に短縮されるのとあいまって、可変インピー
ダンス負荷回路のリカバリィタイムのバラツキが少なく
され、等価的にバイポーラ・CMOS型RAMのサイクルタイ
ムが高速化されるものである。
は、４個のメモリマットMAT1〜MAT4を含む。各メモリマ
ットは、それぞれワード線方向に配置される８個のメモ
リアレイARY1〜ARY8と、これらのメモリアレイに対応し
て設けられる８個の可変インピーダンス負荷回路LC1〜L
C8を含む。各可変インピーダンス負荷回路は、対応する
メモリアレイの相補データ線に対応して設けられ64対の
ＰチャンネルMOSFETを含む。このうち、一方のＰチャン
ネルMOSFETは、定常的にオン状態とされ、他方のＰチャ
ンネルMOSFETは書き込み動作時において対応する選択タ
イミング信号に従って選択的にオフ状態とされる。各可
変インピーダンス負荷回路の中央部には、対応するアレ
イ選択信号A1〜A8と書き込み制御信号φw1〜φw4をもと
に上記選択タイミング信号を形成する切り換え信号発生
回路W1〜W8が設けられる。また、メモリマットMAT1及び
MAT2とMAT3及びMAT4の中央部には、対応するメモリマッ
トの切り換え信号発生回路W1〜W8に、上記書き込み制御
信号φw1〜φw4を伝達する書き込み制御信号バッファWB
1及びWB2が設けられる。これらの書き込み制御信号バッ
ファとタイミング発生回路TGとの間に設けられる供給経
路は、例えばその伝達遅延時間が同じになるように設計
することで、等価的に同長とされる。このため、各切り
換え信号発生回路と可変インピーダンス負荷回路間の距
離が全体的に短縮されるのとあいまって、可変インピー
ダンス負荷回路のリカバリィタイムのバラツキが少なく
され、等価的にバイポーラ・CMOS型RAMのサイクルタイ
ムが高速化されるものである。
以上の本実施例に示されるように、この発明を可変イ
ンピーダンス負荷回路を有するバイポーラ・CMOS型RAM
等の半導体記憶装置に適用した場合、次のような効果が
得られる。すなわち、 （１）各メモリアレイに対応して、所定の書き込み制御
装置信号及び対応するアレイ選択信号に従って選択タイ
ミング信号を形成し対応する複数の可変インピーダンス
負荷回路に供給する信号発生回路を設け、所定数の上記
信号発生回路に対応して、タイミング発生回路により形
成される上記書き込み制御信号を伝達する信号中継回路
を設けることで、タイミング発生回路と各信号中継回路
との間に設けられる供給経路を等価的に同長とすること
が容易になるという効果が得られる。
ンピーダンス負荷回路を有するバイポーラ・CMOS型RAM
等の半導体記憶装置に適用した場合、次のような効果が
得られる。すなわち、 （１）各メモリアレイに対応して、所定の書き込み制御
装置信号及び対応するアレイ選択信号に従って選択タイ
ミング信号を形成し対応する複数の可変インピーダンス
負荷回路に供給する信号発生回路を設け、所定数の上記
信号発生回路に対応して、タイミング発生回路により形
成される上記書き込み制御信号を伝達する信号中継回路
を設けることで、タイミング発生回路と各信号中継回路
との間に設けられる供給経路を等価的に同長とすること
が容易になるという効果が得られる。
（２）上記（１）項により、各信号発生回路と可変イン
ピーダンス負荷回路との間の距離を、全体的に短縮でき
るという効果が得られる。
ピーダンス負荷回路との間の距離を、全体的に短縮でき
るという効果が得られる。
（３）上記（１）項及び（２）項により、書き込み動作
後における可変インピーダンス負荷回路のリカバリィタ
イムのバラツキを、少なくできるという効果が得られ
る。
後における可変インピーダンス負荷回路のリカバリィタ
イムのバラツキを、少なくできるという効果が得られ
る。
（４）上記（１）項〜（３）項により、起動制御信号に
対する書き込み制御信号の相対的な遅延時間を短縮し、
可変インピーダンス負荷回路を有するバイポーラ・CMOS
型RAM等のサイクルタイムを高速化できるという効果が
得られる。
対する書き込み制御信号の相対的な遅延時間を短縮し、
可変インピーダンス負荷回路を有するバイポーラ・CMOS
型RAM等のサイクルタイムを高速化できるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図のブ
ロック図において、メモリマット数や各メモリマット内
のメモリアレイ数は、この実施例によって制限されな
い。また、この実施例では、同一のメモリマット内の８
個のメモリアレイに対応して１個のメインワード線駆動
回路MWD1〜MWD4を設けているが、これらのメインワード
線駆動回路は、例えばメモりアレイごとに設けられるも
のであってもよい。Ｘアドレスデコーダ及びＹアドレス
デコーダは、プリデコーダ方式を採らなくてもよいし、
一部のみをプリデコーダ方式としてもよい。また、書き
込み制御信号バッファは、メモリマットごとに設けられ
てもよいし、また各メモリマットに複数個設けられても
よい。いずれの場合も、タイミング発生回路TGと各書き
込み制御信号バッファとの間に設けられる供給経路は、
等価的に同長とされることが望ましい。切り換え信号発
生回路は、複数のメモリアレイに対応して設けられても
よいし、各メモリアレイごとに複数個設けられてもよ
い。第２図の回路図において、各メモリセルMCを構成す
る抵抗R1及びR2は、ポリシリコン層に代えてＰチャンネ
ルMOSFETを用いるものであってもよい。また、書き込み
用相補共通データ線及び読み出し用相補共通データ線
は、共通の相補共通データ線を共通するものであっても
よい。第３図の配置図において、各可変インピーダンス
負荷回路は、対応するメモリマットの内側に配置されて
もよい。この場合、書き込み制御信号バッファWB1及びW
B2等も、同様にメモリマットの内側に配置することが効
果的である。また、タイミング発生回路TGは、半導体基
板SUBの反対側に設けられるものであってもよいし、各
メモリマットは、第３図の縦軸及び横軸を置き換えて配
置されることもよい。さらに、第１図に示されるバイポ
ーラ・CMOS型RAMのブロック構成や第２図に示されるメ
モリマットの具体的な回路構成及び第３図に示されるレ
イアウト、ならびに制御信号やアドレス信号及びプリデ
コード信号等の組み合わせなど、種々の実施形態を採り
うる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図のブ
ロック図において、メモリマット数や各メモリマット内
のメモリアレイ数は、この実施例によって制限されな
い。また、この実施例では、同一のメモリマット内の８
個のメモリアレイに対応して１個のメインワード線駆動
回路MWD1〜MWD4を設けているが、これらのメインワード
線駆動回路は、例えばメモりアレイごとに設けられるも
のであってもよい。Ｘアドレスデコーダ及びＹアドレス
デコーダは、プリデコーダ方式を採らなくてもよいし、
一部のみをプリデコーダ方式としてもよい。また、書き
込み制御信号バッファは、メモリマットごとに設けられ
てもよいし、また各メモリマットに複数個設けられても
よい。いずれの場合も、タイミング発生回路TGと各書き
込み制御信号バッファとの間に設けられる供給経路は、
等価的に同長とされることが望ましい。切り換え信号発
生回路は、複数のメモリアレイに対応して設けられても
よいし、各メモリアレイごとに複数個設けられてもよ
い。第２図の回路図において、各メモリセルMCを構成す
る抵抗R1及びR2は、ポリシリコン層に代えてＰチャンネ
ルMOSFETを用いるものであってもよい。また、書き込み
用相補共通データ線及び読み出し用相補共通データ線
は、共通の相補共通データ線を共通するものであっても
よい。第３図の配置図において、各可変インピーダンス
負荷回路は、対応するメモリマットの内側に配置されて
もよい。この場合、書き込み制御信号バッファWB1及びW
B2等も、同様にメモリマットの内側に配置することが効
果的である。また、タイミング発生回路TGは、半導体基
板SUBの反対側に設けられるものであってもよいし、各
メモリマットは、第３図の縦軸及び横軸を置き換えて配
置されることもよい。さらに、第１図に示されるバイポ
ーラ・CMOS型RAMのブロック構成や第２図に示されるメ
モリマットの具体的な回路構成及び第３図に示されるレ
イアウト、ならびに制御信号やアドレス信号及びプリデ
コード信号等の組み合わせなど、種々の実施形態を採り
うる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、その周辺回路がCMOSを基
本構成とするCMOSスタティック型RAM等の各種半導体記
憶装置にも適用できる。本発明は、少なくとも可変イン
ピーダンス負荷回路を有する半導体記憶装置及びこのよ
うな半導体記憶装置を含むディジタル装置に広く適用で
きる。
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、その周辺回路がCMOSを基
本構成とするCMOSスタティック型RAM等の各種半導体記
憶装置にも適用できる。本発明は、少なくとも可変イン
ピーダンス負荷回路を有する半導体記憶装置及びこのよ
うな半導体記憶装置を含むディジタル装置に広く適用で
きる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、可変インピーダンス負荷回路を有する
バイポーラ・CMOS型RAM等の各メモリアレイに対応し
て、所定の書き込み制御信号及び対応するアレイ選択信
号に従って選択タイミング信号を形成し対応する複数の
可変インピーダンス負荷回路に供給する信号発生回路を
設けるとともに、所定数の上記信号発生回路に対応し
て、タイミング発生回路により形成される上記書き込み
制御信号を伝達する信号中継回路を設けることで、タイ
ミング発生回路と各信号中継回路との間に設けられる供
給経路を等価的に同長とし、書き込み動作後における可
変インピーダンス負荷回路のリカバリィタイムのバラツ
キを少なくできるため、実質的にバイポーラ・CMOS型RA
M等のサイクルタイムをさらに高速化できるものであ
る。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、可変インピーダンス負荷回路を有する
バイポーラ・CMOS型RAM等の各メモリアレイに対応し
て、所定の書き込み制御信号及び対応するアレイ選択信
号に従って選択タイミング信号を形成し対応する複数の
可変インピーダンス負荷回路に供給する信号発生回路を
設けるとともに、所定数の上記信号発生回路に対応し
て、タイミング発生回路により形成される上記書き込み
制御信号を伝達する信号中継回路を設けることで、タイ
ミング発生回路と各信号中継回路との間に設けられる供
給経路を等価的に同長とし、書き込み動作後における可
変インピーダンス負荷回路のリカバリィタイムのバラツ
キを少なくできるため、実質的にバイポーラ・CMOS型RA
M等のサイクルタイムをさらに高速化できるものであ
る。
第１図は、この発明が適用されたバイポーラ・CMOS型RA
Mの一実施例を示すブロック図、 第２図は、第１図のバイポーラ・CMOS型RAMのメモリマ
ットの一実施例を示す回路図、 第３図は、第１図のバイポーラ・CMOS型RAMの一実施例
を示す配置図、 第４図は、従来のバイポーラ・CMOS型RAMの一例を示す
配置図である。 MAT1〜MAT4……メモリマット、ARY1L〜ARY8L,ARY1R〜AR
Y8R……メモリアレイ、LC1L〜LC8L,LC1R〜LC8R……可変
インピーダンス負荷回路、DWD1〜DWD8……ワード線駆動
回路、MWD1〜MWD4……メインワード線駆動回路、CS1L〜
CS8L,CS1R〜CR8R……カラムスイッチ、W1〜W8……切り
換え信号発生回路、S1〜S8……アレイ選択信号発生回
路、WB1,WB2……書き込み制御信号バッファ、CD1L〜CD8
L,CD1R〜CD8R……カラムアドレスデコーダ、XPD,YPD…
…プリデコーダ、MSL……マット選択回路、XAB……Ｘア
ドレスバッファ、YAB……Ｙアドレスバッファ、WA……
ライトアンプ、SA……センスアンプ、DIB……データ入
力バッファ、DOB……データ出力バッファ、TG……タイ
ミング発生回路。 MC……メモリセル、Q1〜Q12……ＰチャンネルMOSFET、Q
21〜Q28……ＮチャンネルMOSFET、R1〜R2……抵抗、N1
〜N3……インバータ回路、AG1……アンドゲート回路、N
AG1〜NAG5……ナンドゲート回路、NOG1〜NOG4……ノア
ゲート回路。 SUB……半導体基板、PC1,PC2……周辺回路。
Mの一実施例を示すブロック図、 第２図は、第１図のバイポーラ・CMOS型RAMのメモリマ
ットの一実施例を示す回路図、 第３図は、第１図のバイポーラ・CMOS型RAMの一実施例
を示す配置図、 第４図は、従来のバイポーラ・CMOS型RAMの一例を示す
配置図である。 MAT1〜MAT4……メモリマット、ARY1L〜ARY8L,ARY1R〜AR
Y8R……メモリアレイ、LC1L〜LC8L,LC1R〜LC8R……可変
インピーダンス負荷回路、DWD1〜DWD8……ワード線駆動
回路、MWD1〜MWD4……メインワード線駆動回路、CS1L〜
CS8L,CS1R〜CR8R……カラムスイッチ、W1〜W8……切り
換え信号発生回路、S1〜S8……アレイ選択信号発生回
路、WB1,WB2……書き込み制御信号バッファ、CD1L〜CD8
L,CD1R〜CD8R……カラムアドレスデコーダ、XPD,YPD…
…プリデコーダ、MSL……マット選択回路、XAB……Ｘア
ドレスバッファ、YAB……Ｙアドレスバッファ、WA……
ライトアンプ、SA……センスアンプ、DIB……データ入
力バッファ、DOB……データ出力バッファ、TG……タイ
ミング発生回路。 MC……メモリセル、Q1〜Q12……ＰチャンネルMOSFET、Q
21〜Q28……ＮチャンネルMOSFET、R1〜R2……抵抗、N1
〜N3……インバータ回路、AG1……アンドゲート回路、N
AG1〜NAG5……ナンドゲート回路、NOG1〜NOG4……ノア
ゲート回路。 SUB……半導体基板、PC1,PC2……周辺回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新井 寿和 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (72)発明者 樋口 浩 秋田県南秋田郡天王町字長沼64 アキタ 電子株式会社内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭56−165982（ＪＰ，Ａ) 特開 昭60−103586（ＪＰ，Ａ) 特開 昭62−58487（ＪＰ，Ａ) 特開 昭62−189694（ＪＰ，Ａ)
Claims (46)
- 【請求項１】基板上に形成された半導体記憶装置であっ
て、 １つのメモリアレイ行を形成するように、上記基板上に
レイアウト配置された複数の第１メモリアレイを有し、
その各々は、上記１つのメモリアレイ行の方向に延びる
複数の第１ワード線と、上記行に対して垂直な方向とさ
れる列方向に延びる複数の第１相補データ線対と、その
各々が上記複数の第１ワード線のうちの対応する一つと
上記複数の第１相補データ線対のうちの対応する一対に
結合されるように、上記複数の第１ワード線と上記複数
の第１相補データ線対に結合された複数のスタティック
メモリセルを有し、 その各々が上記複数の第１相補データ線のうちの対応す
る一対と第１電源電圧との間にそれぞれ結合された第１
可変インピーダンス手段を含む複数の第１可変インピー
ダンス負荷回路と、 上記複数の第１メモリアレイのそれぞれに対応して設け
られ、その各々は、第１選択タイミング信号を形成し、
対応するメモリアレイに関連した上記複数の第１可変イ
ンピーダンス負荷回路へ伝送する複数の第１信号発生回
路と、 ライトイネーブル信号とチップ選択信号とを受け、上記
ライトイネーブル信号とチップ選択信号の状態に従った
書き込み制御信号を形成し出力するためのタイミング発
生回路と、 上記書き込み制御信号を受けるように結合され、上記書
き込み制御信号に従った第１制御信号を上記複数の信号
発生回路に供給するための第１信号中継回路とを含み、 上記第１可変インピーダンス手段は、上記半導体記憶装
置が書き込みモードとされるとき、それに伝送されてい
る第１選択タイミング信号に従って選択的にそのインピ
ーダンスの値が可変に制御され、 上記第１信号中継回路は、上記１つのメモリアレイ行の
レイアウト配置におけるそれぞれ両端から等距離とされ
る中間位置に対応する第１位置に配置され、 上記タイミング発生回路は、上記第１位置と異なる上記
基板上の第２位置に配置されることを特徴とする半導体
記憶装置。 - 【請求項２】特許請求の範囲第１項において、 上記可変インピーダンス手段のそれぞれは、複数の第1M
OSFETを含むことを特徴とする半導体記憶装置。 - 【請求項３】特許請求の範囲第２項において、 上記複数の第1MOSFETは、Ｐチャンネル型であることを
特徴とする半導体記憶装置。 - 【請求項４】特許請求の範囲第３項において、 上記可変インピーダンス負荷回路のそれぞれは、上記複
数の第1MOSFETの各々にそれぞれ並列結合されたＰチャ
ンネル型の複数の第2MOSFETを含み、上記複数の第2MOSF
ETのコンダクタンスは、上記複数の第1MOSFETのコンダ
クタンスより小さくしてなることを特徴とする半導体記
憶装置。 - 【請求項５】特許請求の範囲第４項において、 上記複数の信号発生回路は更に複数のアレイ選択信号を
受け、上記複数の信号発生回路のそれぞれは、上記第１
制御信号と上記複数のアレイ選択信号のうちの対応する
一つに従って、選択的に上記複数の選択タイミング信号
を形成することを特徴とする半導体記憶装置。 - 【請求項６】特許請求の範囲第１項において、更に、 １つのメモリアレイ行を形成するように、上記基板上に
レイアウト配置される複数の第２メモリアレイと、 上記複数の第２メモリアレイのそれぞれは、上記１つの
メモリアレイ行の方向に延びる複数の第２ワード線と、
上記行に対して垂直な方向とされる列方向に延びる複数
の第２相補データ線対と、その各々が上記複数の第２ワ
ード線のうちの対応する一つと上記複数の第２相補デー
タ線対のうちの対応する一対に結合されるように、上記
複数の第２ワード線と上記複数の第２相補データ線対に
結合された複数のスタティックメモリセルとを有し、 その各々が上記複数の第２相補データ線のうちの対応す
る一対と第１電源電圧の間にそれぞれ結合された第２可
変インピーダンス手段を含む複数の第２可変インピーダ
ンス負荷回路と、 上記複数の第２メモリアレイのそれぞれに対応して設け
られ、その各々は第２選択タイミング信号を形成し、対
応する第２メモリアレイに関連した上記複数の第２可変
インピーダンス負荷回路へ伝送する複数の第２信号発生
回路と、 上記書き込み制御信号を受けるように結合され、上記書
き込み制御信号に従った第２制御信号を上記複数の第２
信号発生回路に供給するための第２信号中継回路とを含
み、 上記第２可変インピーダンス手段は、上記書き込みモー
ドとされるとき、それに伝送されている第２選択タイミ
ング信号に従って選択的にそのインピーダンスの値が可
変に制御され、 上記第２信号中継回路は、上記複数の第２メモリアレイ
により形成される上記１つのメモリアレイ行のレイアウ
ト配置におけるそれぞれ両端から等距離とされる中間位
置に対応する第３位置に配置されることを特徴とする半
導体記憶装置。 - 【請求項７】特許請求の範囲第６項において、 上記タイミング発生回路と、上記第１信号中継回路及び
上記第２信号中継回路との間の信号伝送経路は、等価的
に互いに等長にされてなることを特徴とする半導体記憶
装置。 - 【請求項８】特許請求の範囲第７項の半導体記憶装置に
おいて、 上記半導体記憶装置は、バイポーラCMOS型のRAMによっ
て構成されることを特徴とする半導体記憶装置。 - 【請求項９】特許請求の範囲第８項において、 上記第１信号中継回路及び上記第２信号中継回路のそれ
ぞれは、複数のバイポーラCMOSインバータ回路を含むこ
とを特徴とする半導体記憶装置。 - 【請求項１０】特許請求の範囲第６項において、 上記複数の第１メモリアレイと、上記複数の第２メモリ
アレイのそれぞれは、半導体基板上において、互いに異
なるメモリアレイ行としてレイアウト配置されることを
特徴とする半導体記憶装置。 - 【請求項１１】特許請求の範囲第10項において、 上記タイミング発生回路と、上記第１信号中継回路及び
第２信号中継回路との間の信号伝送路は、等価的に互い
に等長であることを特徴とする半導体記憶装置。 - 【請求項１２】特許請求の範囲第６項において、 上記複数の第１メモリアレイと、上記複数の第２メモリ
アレイのそれぞれは、上記半導体基板上の上記行方向に
沿った異なる位置に配置されることを特徴とする半導体
記憶装置。 - 【請求項１３】特許請求の範囲第12項において、 上記タイミング発生回路と、上記第１信号中継回路及び
上記第２信号中継回路との間の信号伝送経路は、等価的
に互いに等長とされたことを特徴とする半導体記憶装
置。 - 【請求項１４】特許請求の範囲第６項において、 上記複数の第１信号発生回路及び上記複数の第２信号発
生回路のそれぞれは、更に、複数のアレイ選択信号のう
ちの対応する一つを受け、 上記複数の第１信号発生回路及び上記複数の第２信号発
生回路のそれぞれは、上記第１及び第２制御信号と上記
複数のアレイ選択信号のうちの対応する一つに従って、
選択的に上記第１選択タイミング信号及び上記第２選択
タイミング信号のうちの一つを形成し、 上記複数の第１可変インピーダンス負荷回路及び上記複
数の第２可変インピーダンス負荷回路のそれぞれは、上
記第１電源電圧と、対応する上記複数の第１相補データ
線対及び上記複数の第２相補データ線対のうちの一対と
の間にそれぞれ結合された第１トランジスタ対を含み、 上記複数の第１可変インピーダンス負荷手段及び上記複
数の第２可変インピーダンス負荷手段のそれぞれは、対
応する上記第１トランジスタ対のそれぞれに並列に結合
された第２トランジスタ対を含み、 上記第１トランジスタ対は、定常的にオン状態とされ、 上記第２トランジスタ対は、上記複数の選択タイミング
信号及び上記複数の第２選択タイミング信号のうちの一
つを受け、上記半導体記憶装置が上記書き込みモードと
されるとき、上記第１選択タイミング信号及び上記第２
選択タイミング信号のうちの対応する一つに従って、選
択的にオフ状態とされることを特徴とする半導体記憶装
置。 - 【請求項１５】特許請求の範囲第14項において、 上記第１トランジスタ対は、負ゲートバイアス電圧によ
ってバイアスされた複数のＰチャンネル型MOSFETを含
み、 上記第２トランジスタ対は、上記選択タイミング信号及
び上記第２選択タイミング信号のうちの一つを共通に受
けるためのゲートを有する複数のＰチャンネル型MOSFET
を含むことを特徴とする半導体記憶装置。 - 【請求項１６】特許請求の範囲第11項において、 上記複数の第１信号発生回路及び上記複数の第２信号発
生回路のそれぞれは、更に、複数のアレイ選択信号のう
ちの対応する一つを受け、 上記複数の第１信号発生回路及び上記複数の第２信号発
生回路のそれぞれは、上記第１及び第２制御信号と上記
複数のアレイ選択信号のうちの対応する一つに従って、
選択的に上記第１選択タイミング信号及び上記第２選択
タイミング信号のうちの一つを形成し、 上記複数の第１可変インピーダンス負荷回路及び上記複
数の第２可変インピーダンス負荷回路のそれぞれは、上
記第１電源電圧と、対応する上記複数の第１相補データ
線対及び上記複数の第２相補データ線対のうちの一対と
の間にそれぞれ結合された第１トランジスタ対を含み、 上記複数の第１可変インピーダンス負荷手段及び上記複
数の第２可変インピーダンス負荷手段のそれぞれは、対
応する上記第１トランジスタ対のそれぞれに並列に結合
された第２トランジスタ対を含み、 上記第１トランジスタ対は、定常的にオン状態とされ、 上記第２トランジスタ対は、上記第１選択タイミング信
号及び上記第２選択タイミング信号のうちの一つを受
け、上記半導体記憶装置が書き込みモードとされると
き、上記第１選択タイミング信号及び上記第２選択タイ
ミング信号のうちの対応する一つに従って、選択的にオ
フ状態にされることを特徴とする半導体記憶装置。 - 【請求項１７】特許請求の範囲第16項において、 上記第１トランジスタ対は、負ゲートバイアス電圧によ
ってバイアスされた複数のＰチャンネル型MOSETを含
み、 上記第２トランジスタ対は、上記第１選択タイミング信
号及び上記第２選択タイミング信号のうちの一つを共通
に受けるためのゲートを有する複数のＰチャンネル型MO
SFETを含むことを特徴とする半導体記憶装置。 - 【請求項１８】基板上に形成された半導体記憶装置であ
って、 第１メモリアレイ行を形成するように、上記基板上にレ
イアウト配置された複数の第１メモリアレイと、 複数の第１負荷回路と、 上記複数の第１メモリアレイの各々に対応して設けら
れ、その各々は、制御信号の第１レベルに応答して、上
記複数の第１メモリアレイのうちの対応する一つのメモ
リアレイに関連した第１負荷回路のインピーダンスの値
を第２の値から上記第２の値よりも大きな値とされる第
１の値へ変化するように制御する複数の第１制御回路
と、 タイミング信号を出力するためのタイミング発生回路
と、 上記タイミング信号を受けるように結合された入力と、
上記タイミング信号に従って上記複数の第１制御回路の
それぞれへ供給されるべき複数の第１制御信号を出力す
るための出力を有する第１バッファ回路とを含み、 上記複数の第１メモリアレイの各々は、上記第１メモリ
アレイ行の上記行方向に延びた複数の第１ワード線と、
上記行に対して垂直な方向とされる列方向に延びる複数
の第１データ線対と、上記複数の第１ワード線と上記複
数の第１データ線対のそれぞれに結合された複数の第１
メモリセルとを有し、上記複数の第１メモリセルの各々
は、上記複数の第１ワード線のうちの対応する一つと、
上記複数の第１データ線対のうちの対応する一対に結合
され、 上記複数の第１負荷回路の各々は、上記複数の第１デー
タ線対のうちの対応する一対と上記半導体記憶装置の第
１電源電圧との間に配置され、 上記複数の第１負荷回路の各々は、上記基板上であっ
て、上記行方向に沿って配置され、 上記複数の第１メモリアレイは、複数の第１グループを
構成し、 上記第１バッファ回路は、上記複数の第１グループのそ
れぞれのグループに含まれる複数の第１メモリアレイに
対応した複数の第１制御回路に対して、上記複数の制御
信号のうちの対応する一つを共通に出力し、 上記第１バッファ回路は、上記第１メモリアレイ行のレ
イアウト配置における両端から等距離とされる中間位置
に対応する第１位置に配置され、 上記タイミング発生回路は、上記第１位置と異なる上記
基板上の第２位置に配置されることを特徴とする半導体
記憶装置。 - 【請求項１９】特許請求の範囲第18項において、 上記複数の第１メモリセルのそれぞれは、 その一方のゲートとドレインがその他方のドレインとゲ
ートにそれぞれ交差接続されるところのゲート及びドレ
インを有するMOSFET対と、 上記MOSFET対の上記複数のドレインのそれぞれに結合さ
れた負荷素子対と、 その各々が、上記MOSFET対のうちの各々一方の上記ドレ
インと、対応するデータ線対のうちの各々一方との間に
結合されたソース−ドレイン経路を有する伝送ゲートMO
SFET対を含み、 上記伝送ゲートMOSFET対の両方の複数のゲートは上記複
数の第１ワード線のうち一つに結合されてなることを特
徴とする半導体記憶装置。 - 【請求項２０】特許請求の範囲第19項において、 上記複数の第１負荷回路のそれぞれは、上記第１データ
線対のそれぞれと上記第１電源電圧との間に結合された
ソース−ドレイン経路と、上記複数の第１制御回路のう
ちの対応する一つに結合されたゲートとを有する第1MOS
FET対を含み、 上記第1MOSFET対は、上記複数の第１制御回路のうちの
対応する一つから受けた選択タイミング信号の一つのレ
ベルに従って選択的にオフ状態とされることを特徴とす
る半導体記憶装置。 - 【請求項２１】特許請求の範囲第20項において、 上記第1MOSFET対は、Ｐチャンネル型であることを特徴
とする半導体記憶装置。 - 【請求項２２】特許請求の範囲第21項において、 上記複数の第１負荷回路のそれぞれは、更に、 その各々が上記第1MOSFET対のそれぞれの上記ソース−
ドレイン経路に並列に結合されたソース−ドレイン経路
と、上記第１電源電圧の値よりも小さな電圧値とされる
第２電源電圧が供給されるゲートとを有するＰチャンネ
ル型の第2MOSFET対を含み、 上記第2MOSFET対は、上記第1MOSFET対がバイアスされて
いるときの上記第1MOSFET対のコンダクタンスの値より
も小さなコンダクタンスを有することを特徴とする半導
体記憶装置。 - 【請求項２３】特許請求の範囲第22項において、 上記複数の第１制御回路のそれぞれは、上記複数の選択
タイミング信号のうちの一つに対応する第１負荷回路に
含まれる上記第1MOSFET対の上記ゲートに出力するため
の第１ゲート回路を含み、 上記第１ゲート回路の各々は、バイポーラCMOSゲートに
よって構成されることを特徴とする半導体記憶装置。 - 【請求項２４】特許請求の範囲第23項において、 上記複数のバイポーラ・CMOSゲートの各々は、上記第１
バッファ回路からの第１レベルの制御信号に応答して、
複数の第１負荷回路を含むところの上記対応したメモリ
アレイ内のそれぞれの負荷回路のインピーダンスを、書
き込みモード動作の間、上記第２から第１の所定の値へ
変化させることを特徴とする半導体記憶装置。 - 【請求項２５】特許請求の範囲第24項において、 上記第１バッファ回路は、複数の第２ゲート回路を含
み、 上記複数の第２ゲート回路のそれぞれは、上記タイミン
グ発生回路からの上記タイミング信号に共通に応答する
入力と、上記複数の第１制御信号を出力するための出力
を有し、 上記複数の第２ゲート回路の各々は、上記タイミング信
号を受けるよに結合されたゲートを有するＰチャンネル
MOSFET及びＮチャンネルMOSFETを含む入力段と、出力段
とを有し、 上記入力段は出力段に駆動信号を供給し、 上記出力段は、少なくとも１つのバイポーラトランジス
タを有し、且つ、上記複数のグループのうちの対応する
グループに含まれる複数の第１メモリアレイに関連した
複数の第１制御回路に共通に結合された出力を有するこ
とを特徴とする半導体記憶装置。 - 【請求項２６】特許請求の範囲第25項において、 上記複数の第２ゲート回路のそれぞれは、バイポーラCM
OS論理インバータ回路であり、 上記バイポーラCMOS論理インバータは、 CMOSインバータ段と、 第１及び第2NチャンネルMOSFETを含むソースフォロワ段
と、 トーテンポール形態に結合された第１及び第2NPNバイポ
ーラトランジスタのベースに結合された出力とを含み、 上記第2NPNバイポーラトランジスタは、上記第1Nチャン
ネルMOSFETのソース及び上記第2NチャンネルMOSFETのド
レインに共通結合されたベースを有し、 上記第2NチャンネルMOSFETは、上記CMOSインバータ段の
上記出力に結合されたゲートを有し、 上記第1NチャンネルMOSFETは、上記第1NPNバイポーラト
ランジスタのエミッタ及び上記第2NPNバイポーラトラン
ジスタのコレクタに共通結合されたドレインを有し、 上記第1NPNバイポーラトランジスタの上記エミッタ及び
上記第2NPNバイポーラトランジスタの上記コレクタか
ら、上記複数の第１制御信号のうちの対応する一つを供
給することを特徴とする半導体記憶装置。 - 【請求項２７】特許請求の範囲第26項において、 上記複数の第１メモリアレイの各々は、半分ずつに分割
された２つの第１サブメモリアレイを含み、 上記複数の第１制御回路の各々は、対応する上記複数の
第１メモリアレイに含まれる上記２つの第１サブメモリ
アレイの各々の一辺から等距離とされる領域に形成され
ることを特徴とする半導体記憶装置。 - 【請求項２８】特許請求の範囲第27項において、 上記複数の第１制御回路の各々は、更に、１つの行を形
成するようにレイアウト配置された上記複数の第１負荷
回路行のレイアウト配置に沿い、その両端には、互いに
個々等しい大きさとされる複数の第１負荷回路が設けら
れる中間位置に挿入されることを特徴とする半導体記憶
装置。 - 【請求項２９】特許請求の範囲第18項において、 上記複数の第１メモリアレイの各々は、半分ずつに分割
された２つの第１サブメモリアレイを含み、 上記複数の第１制御回路の各々は、対応する上記複数の
第１メモリアレイに含まれる上記２つの第１サブメモリ
アレイの各々の一辺から等距離とされる領域に形成され
ることを特徴とする半導体記憶装置。 - 【請求項３０】特許請求の範囲第29項において、 上記複数の第１制御回路の各々は、更に、１つの行を形
成するようにレイアウト配置された上記複数の第１負荷
回路行のレイアウト配置に沿い、その両端には、互いに
個々等しい大きさとされる複数の第１負荷回路が設けら
れる中間位置に挿入されることを特徴とする半導体記憶
装置。 - 【請求項３１】特許請求の範囲第18項において、更に、 第２メモリアレイ行を形成するようにレイアウト配置さ
れた複数の第２メモリアレイと、 複数の第２負荷回路と、 上記複数の第２メモリアレイの各々に対応して設けら
れ、その各々が複数の第２制御信号のうの対応する一つ
に応答し、上記複数の第２メモリアレイのうちの対応す
る一つに対応した上記複数の第２負荷回路のインピータ
ンスの値を第２の値から上記第２の値よりも大きな値と
される第１の値へ変化するように制御し、上記複数の第
２制御信号のうちの対応する一つを受けるように結合さ
れた複数の第２制御回路と、 上記タイミング信号を受けるように結合された入力と、
上記タイミング信号に従って上記複数の第２制御信号を
供給するための出力を有する第２バッファ回路とを含
み、 上記複数の第２メモリアレイの各々は、上記第２メモリ
アレイ行の上記行方向に延びた複数の第２ワード線と、
上記列方向に延びた複数の第２データ線対と、上記複数
の第２ワード線と上記複数の第２データ線対のそれぞれ
に結合された複数の第２メモリセルとを有し、 上記複数の第２メモリセルの各々は、上記複数の第２ワ
ード線のうちの対応する一つと、上記複数の第２データ
線対のうちの対応する一対に結合され、 上記複数の第２負荷回路の各々は、上記複数の第２デー
タ線対のうちの対応する一対と上記第１電源電圧との間
に配置され、 上記複数の第２メモリアレイは、複数の第２グループを
構成し、 上記第２バッファ回路は、上記複数の第２グループのそ
れぞれのグループに含まれる複数の第２メモリアレイに
対応した複数の第２制御回路に対して、上記複数の第２
制御信号のうちの対応する一つを共通に出力し、 上記第２バッファ回路は、上記第１位置及び第２位置と
異なる半導体基板上の第３位置に配置され、 上記第３位置は、上記第２メモリアレイ行のレイアウト
配置におけるそれぞれ両端から等距離とされる中間位置
に対応することを特徴とする半導体記憶装置。 - 【請求項３２】特許請求の範囲第31項において、 上記タイミング発生回路と、上記第１バッファ回路及び
上記第２バッファ回路との間の信号伝送路は、互いに等
長とされたことを特徴とする半導体記憶装置。 - 【請求項３３】特許請求の範囲第32項において、 上記複数の第１負荷回路は、上記複数の第１メモリアレ
イに含まれる上記第１データ線対のそれぞれ端末と、上
記第１電源電圧との間に形成され、 上記複数の第２負荷回路は、上記複数の第２メモリアレ
イに含まれる上記第２データ線対のそれぞれ端末と、上
記第１電源電圧との間に形成され、 上記第２負荷回路は、１つの第２負荷回路行を形成する
ように半導体基板上にレイアウト配置され、上記第１負
荷回路により形成された１つの第１負荷回路行のレイア
ウト配置及び上記第２負荷回路行のレイアウト配置は、
上記第１メモリアレイ及び第２メモリアレイの最外部で
あって、互いに対向する周辺領域の近くに設けられたこ
とを特徴とする半導体記憶装置。 - 【請求項３４】特許請求の範囲第33項において、 上記複数の第１データ線対及び上記複数の第２データ線
対のそれぞれは、相補データ線対であり、 上記複数の第１メモリセル及び上記複数の第２メモリセ
ルのそれぞれは、MOSフリップフロップ型のSRAMである
ことを特徴とする半導体記憶装置。 - 【請求項３５】特許請求の範囲第34項において、 上記複数の第１負荷回路及び上記複数の第２負荷回路の
各々は、上記第１電源電圧と、対応する上記第１データ
線対及び第２データ線対のうちの一対との間に結合され
たソース−ドレイン経路と、上記複数の第１制御回路及
び上記複数の第２制御回路のうちの対応する一つに結合
されたゲートとを有する第１及び第2MOSFETと、 上記第１及び第2MOSFET対の上記ソース−ドレイン経路
に並列に結合されたソース−ドレイン経路と、バイアス
電圧が印加されたゲートとを有する第３及び第4MOSFET
とを有し、 上記第１及び第2MOSFET対は、上記第１制御回路及び第
２制御回路のうちの対応する一つから受けた上記複数の
選択タイミング信号のうちの対応する一つのレベルに従
って、伝導動作状態から非伝導動作状態に切り換えら
れ、 上記第３及び第4MOSFET対は、上記第１及び第2MOSFET対
の伝導状態にされているときの上記第１及び第2MOSFET
対のコンダクタンスの値よりも小さいコンダクタンスを
有することを特徴とする半導体記憶装置。 - 【請求項３６】特許請求の範囲第35項において、 上記第１乃至第4MOSFET対は、Ｐチャンネル導電型であ
ることを特徴とする半導体記憶装置。 - 【請求項３７】特許請求の範囲第33項において、 上記第１メモリアレイ行を形成するレイアウト配置及び
上記第２メモリアレイ行を形成するレイアウト配置のそ
れぞれは、少なくとも２つのメモリマットを含み、 上記各メモリマットは、同一数のメモリアレイを含み、 上記各メモリマットに、上記メモリアレイの数に対応し
た数の制御回路が割り当てられ、 上記複数の制御回路は、上記半導体基板上の対応する複
数のメモリアレイの中間位置に設けられ、 上記中間位置は、上記複数のメモリアレイを互いに等し
く分割し、 上記複数の制御回路の各々は、更に、上記負荷回路行の
レイアウト配置に沿い、複数の負荷回路を互いに等しい
大きさとされる複数のグループにする中間位置に挿入さ
れ、 上記複数の制御回路は、上記複数のメモリマットに含ま
れる個々の複数のメモリアレイの数と対応する数を有す
ることを特徴とする半導体記憶装置。 - 【請求項３８】特許請求の範囲第37項において、 上記第１メモリアレイ行のレイアウト配置及び第２メモ
リアレイ行のレイアウト配置のそれぞれは、奇数個のメ
モリマットを含むことを特徴とする半導体記憶装置。 - 【請求項３９】特許請求の範囲第18項において、 上記第１メモリアレイ行のレイアウト配置は、少なくと
も２つのメモリマットを含み、 上記各メモリマットは、同一の数のメモリアレイを含
み、 上記各メモリマットには、上記メモリアレイの数に対応
した数の第１制御回路が割り当てられ、 上記複数の第１制御回路は、上記半導体基板上の対応す
る複数のメモリアレイの中間位置に設けられ、 上記中間位置は、上記複数のメモリアレイを互いに等し
く分割し、 上記複数の第１制御回路の各々は、対応する上記複数の
メモリアレイに含まれる上記２つのサブメモリアレイの
各々の一辺から等距離とされる領域に形成され、 上記複数の第１制御回路の各々は、更に、上記複数の第
１負荷回路行のレイアウト配置に沿い、複数の第１負荷
回路を互いに等しい大きさとされる複数のグループにす
る中間位置に挿入され、 上記複数の第１制御回路は、上記複数のメモリマットに
含まれる個々の複数のメモリアレイの数と対応する数を
有することを特徴とする半導体記憶装置。 - 【請求項４０】特許請求の範囲第39項において、 上記第１メモリアレイ行のレイアウト配置及び第２メモ
リアレイ行のレイアウト配置のそれぞれは、奇数個のメ
モリマットを含むことを特徴とする半導体記憶装置。 - 【請求項４１】基板上に形成された半導体記憶装置であ
って、 その各々は、行方向に延びる複数のワード線と、上記行
方向に対して垂直な方向とされる列方向に延びる複数の
データ線対と、その各々が上記複数のワード線のうちの
対応する一つと上記複数のデータ線対のうちの対応する
一対に結合されるように、上記複数のワード線と上記複
数のデータ線対に結合された複数のメモリセルとを有す
る複数のメモリアレイと、 その各々が上記複数データ線対のうちの対応する一対と
上記半導体記憶装置の第１電源電圧との間にそれぞれ配
置された複数の負荷回路と、 その第１レベルに応答して、書き込みモードのときに選
択されたメモリアレイに関係した上記負荷回路のインピ
ーダンスが、第１の所定の値より小さい値とされる第２
の所定の値から上記だい１の所定の値に変化されるよう
に、上記複数の負荷回路を制御する制御信号を形成し、
且つ、上記複数のメモリアレイに対応して設けられる複
数の制御回路と、 タイミング信号を供給するためのタイミング発生回路
と、 上記タイミング発生回路に結合された入力と、上記タイ
ミング信号に従った複数の制御信号を供給するための出
力とを有するバッファ回路とを含み、 上記制御信号の各々は、上記複数の制御回路内の対応す
るサブグループに供給されることを特徴とする半導体記
憶装置。 - 【請求項４２】特許請求の範囲第41項において、 上記バッファ回路は、ＰチャンネルMOSFETとＮチャンネ
ルMOSFETとバイポーラトランジスタとを有するインバー
タ回路の少なくとも一つは有することを特徴とする半導
体記憶装置。 - 【請求項４３】特許請求の範囲第41項において、 上記バッファ回路は、共通結合された入力と複数の出力
とを有する複数のバイポーラCMOS型の論理インバータ回
路を含むことを特徴とする半導体記憶装置。 - 【請求項４４】特許請求の範囲第41項において、 上記複数のメモリアレイは、１つのメモリアレイ行を形
成するレイアウト配置に配置され、 上記バッファ回路は、上記メモリアレイ行のレイアウト
配置におけるそれぞれ両端から等距離とされる中間位置
に対応する第１位置に配置され、 上記タイミング発生回路は、上記第１位置と異なる上記
基板上の第２位置に配置されることを特徴とする半導体
記憶装置。 - 【請求項４５】特許請求の範囲第41項において、 上記複数のメモリアレイは、１つのメモリアレイ行を形
成するレイアウト配置に配置され、 上記メモリアレイ行のレイアウト配置は、少なくとも２
つのメモリマットを含み、 上記複数のメモリマットのそれぞれは、同一の数のメモ
リアレイを含み、 上記各メモリマットに、そこに含まれたメモリアレイの
数に対応した数の制御回路が割り当てられ、 上記複数の制御回路は、上記半導体基板上の対応する複
数のメモリアレイの中間位置に設けられ、 上記中間位置は、上記複数のメモリアレイを互いに等し
く分割し、 上記複数の制御回路の各々は、更に、上記負荷回路行の
レイアウト配置に沿い、複数の負荷回路を互いに等しい
大きさとされる複数のグループにする中間位置に挿入さ
れ、 上記複数の制御回路は、上記複数のメモリマットに含ま
れる個々の複数のメモリアレイの数と対応する数を有す
ることを特徴とする半導体記憶装置。 - 【請求項４６】特許請求の範囲第45項において、 上記メモリアレイ行のレイアウト配置は、奇数個のメモ
リマットを含むことを特徴とする半導体記憶装置。
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