JP3016392B2 - スタティック型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばCMOSスタ
ティック型RAM（ランダム・アクセス・メモリ）のワー
ド線選択回路に利用して有効な技術に関するものであ
る。

〔従来の技術〕

半導体記憶装置においては、その記憶容量の増大に伴
い、１つのワード線に多数のメモリセルが結合されるよ
うになる。このため、１つのワード線を選択したとき、
読み出しも書き込みも行われないメモリセルの数が増大
し電流消費が増大する。そこで、このような消費電流を
低減させること、及びワード線に結合されるメモリセル
の数を減らしてワード線の選択動作を高速に行うように
するため、第６図に示すようにメモリセルが結合される
ワード線を分割することが公知である。すなわち、主ワ
ード線MWLに対して、分割ワード線WLを設けるものであ
る。このような分割ワード線を備えたスタティック型RA
Mは、例えば特開昭59−72699号、特開昭59−72695号に
記載されている。

〔発明が解決しようとする課題〕

上記特開昭59−72699号公報に記載されたスタティッ
ク型RAMでは、１つの主ワード線（前置ワード線）MWLと
メモリセルが結合される分割ワード線WLとが一対一に対
応して設けられる。それ故、１つのメモリセルに対して
実質的には２つのワード線（ワード線MWLとWL）を配置
する必要がある。このように、実質的なワード線の数が
幾何学的には２倍になるため集積度が犠牲になってしま
う。

そこで、特開昭59−72695号公報に記載されたスタテ
ィック型RAMでは、１つの主ワード線により、同じメモ
リブロック内のＮ本（２本）の分割ワード線を選択でき
るようにしている。そして、同公報では、上記Ｎの数が
任意に変更可能であると説明している。上記Ｎの数を４
や８のように大きくすると、１つの主ワード線により選
択可能な分割ワード線の数が増大するから、メモリセル
からみたときの実質的なワード線の数を減らせるとこが
できる。しかしながら、このようにすると、上記４又は
８本の中の分割ワード線から１つの分割ワード線を選択
するためのナンドゲート回路（選択回路）は、４又は８
入力のものになってしまう。このような多入力のナンド
ゲート回路を構成すると、その占有面積が増大し、分割
ワード線間のピッチがナンドゲート回路のピッチにより
決定されることなり、集積度が低下させられることにな
る。言い換えるならば、分割ワード線間のピッチがメモ
リセル間のピッチより大きくなり、メモリアレイの部分
で無駄な空間が生じてしまう。したがって、メモリアレ
イの高集積化を達成するためには分割ワード線間のピッ
チを６素子からなるスタティック型のメモリセルに合わ
せて設定することが必要となる。また、ワード線を介し
てメモリセルを高速に選択するために、上記ナンドゲー
ト回路は、比較的大きな駆動能力を持つことが必要とさ
れる。それ故、上記ナンドゲート回路としては、せいぜ
い２入力程度のものになってしまう。その結果、このよ
うな技術においても、幾何学的にワード線の数が増大
し、集積度の点で問題を有するものである。

この発明の目的は、高速で高集積化を実現した半導体
記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリセルが結合される分割ワード線をそれぞれ有する
複数のメモリブロックに対して共通に配置されるところ
の主ワード線に供給されるべき信号を受ける駆動MOSFET
（絶縁ゲート型電界効果トランジスタ）と、この駆動MO
SFETを共通として、この共通MOSFETにそれぞれ直列形態
に結合され、複数の分割ワード線に対応したプリデコー
ド信号をそれぞれ受ける駆動MOSFETと、及びこれらの各
駆動MOSFETのドレインに設けられる負荷手段を有する上
記複数の分割ワード線の中から１つの分割ワード線を選
ぶデコーダ回路と、このデコーダ回路のそれぞれの出力
信号を位相反転して分割ワード線に伝えるインバータ回
路とを半導体記憶装置は有する。

〔作 用〕

上記した手段によれば、１つの分割ワード線を選択す
るための単位の選択回路は、実質的に１つの駆動MOSFET
と負荷手段及びインバータ回路から構成できるから、主
ワード線に対して多数の分割ワード線を高密度に配置す
ることが可能となり、高集積化と高速化及び低消費電力
化を実現できる。

〔実施例〕

第１図には、この発明が適用されたスタティック型RA
M（以下、単にRAMという場合がある。）の一実施例のブ
ロック図が示されている。同図の各回路ブロックは、公
知の半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上において形成される。同図
に示された主要な各回路ブロックは、特に制限されない
が、半導体チップの実際の幾何学的な配置に合わせて描
かれている。

Ｘアドレスデコーダ回路XDCRは、メモリブロック（メ
モリマット）群の中央に配置される。このＸアドレスデ
コーダ回路XDCRは、主ワード線MWLに対応して設けられ
る単位のデコーダ回路（単位デコーダ回路）UXDCRから
構成される。すなわち、Ｘアドレスデコーダ回路XDCR
は、主ワード線の数に対応した数の単位デコーダ回路UX
DCRを有する。特に、チップ上において、パッドが４辺
に配置され、ＸアドレスバッファXADBがチップ上におい
て、同図のように上側の長辺に配置された場合、本実施
例のようにＸアドレスデコーダ回路XDCRをメモリマット
の中央に配置することが高速化に有効である。

上記のようなＸアドレスバッファXADBは、アドレス信
号変化検出回路ATD及びプリデコーダPDCRと一体的に構
成される。上記ＸアドレスバッファXADBは、外部端子
（図示せず）を介して供給されるＸ系のアドレス信号AX
を受け、相補内部アドレス信号を形成する。この相補内
部アドレス信号は、図示されていないプリデコーダPDCR
に供給される。プリデコーダPDCRは、この内部アドレス
信号を受けて、これをプリデコードして、プリデコード
信号PD0、PD3を形成する。特に制限されないが、図示さ
れていないアドレス信号変化検出回路ATDは、上記相補
内部アドレス信号を受け、Ｘ系のアドレス信号の電位が
変化されたとき、後述するようなタイミング信号を形成
する。アドレス信号変化検出回路ATDは、特に制限され
ないが、相補データ線対をイコライズするタイミング信
号等を形成するために用いられる。なお、Ｘアドレスデ
コーダ回路XDCRは、１つに限らず、複数個に分割し、そ
れらを任意に配置する構成を採るものとしてもよい。

上記メモリブロックをいくつに分割するかは、メモリ
容量の大きさに依存するが、被選択ワード線（分割ワー
ド線WL）に接続されるメモリセルの数が64〜128個程度
が、チップ（RAM）の許容電流から考えて妥当である。

本実施例では、特に制限されないが、分割ワード線WL
に接続されるメモリセルの数を64個とし、32個のマット
に分割されている。言い換えるならば、主ワード線MWL
は、上記ＸデコーダXDCRにより左右に２分割され、左右
に延長される。上記のような主ワード線MWLは、16分割
されたメモリブロックMB1ないしMB16及びMB17ないしMB3
2のそれぞれに設けられた分割ワード線WLに対して共通
に設けられる。これにより、実質的にワード線が32分割
されたことになる。

上記分割されたメモリブロックは、互いに同様な構成
にされている。同図には代表として例示的に４個のメモ
リブロックが示されている。メモリブロックは、同図に
示されたメモリブロックMB1とMB2のように、互いに近接
したメモリブロックの間にワードデコーダWDRが設けら
れる。ワードデコーダWDRは、上記主ワード線MWLを介し
て伝えられる信号と、後述するプリデコーダPDCからの
信号を受けて、それを解読して１つのメモリブロック内
の１つの分割ワード線WLを選択する。この実施例では、
特に制限されないが、１つのワードデコーダWDRは、４
つの分割ワード線WLの中の１つの分割ワード線を選択す
る。それ故、１つの主ワード線により４つの分割ワード
線を選択することが可能となり、メモリブロック中に配
置される実質的なワード線の数を４個のメモリセルに対
して１つの主ワード線と４つの分割ワード線の合計５本
と少なくすることができる。すなわち、１行当たりの幾
何学的なワード線の数は平均すると1.25本と少なくでき
る。このことは、他の代表として例示的に示されている
メモリブロックMB31とMB32及びワードデコーダ回路WDR
等の他のメモリブロックにおいても同様である。

１つのメモリブロックは、行方向に64個のメモリセル
が配置され、それが512行設けられる。それ故、１つの
メモリブロックは、512×64＝32768ビットの記憶容量を
持つ。RAM全体は、32個のメモリブロックからなるか
ら、その記憶容量は1048576（約1M）ビットの記憶容量
を持つことになる。

同図において、代表として例示的に示されているメモ
リブロックMB1とMB2の下側には、64個のメモリセルのう
ちの１つのメモリセルが結合された相補データ線対を選
択するカラムスィッチ回路CWが配置される。すなわち、
カラムスイッチ回路CWには、64対の相補データ線が結合
されており、このなかから、カラムデコーダによって指
示された一対又は複数対の相補データ線を選択する。こ
のカラムスイッチ回路CWは、カラムデコーダを含むもの
と理解されたい。ワードデコーダ回路WDRの下側には、
上記ワードプリデコーダ回路PDCが配置される。

上記カラムスイッチ回路CWにより選択される相補デー
タ線は、共通相補データ線を介してセンスアンプSAの入
力端子とライトアンプWAの出力端子に結合される。上記
センスアンプSAの出力端子はデータ入出力バッファIOB
に含まれる出力バッファ（図示せず）の入力端子に結合
され、ライトアンプWAの入力端子は、データ入出力バッ
ファIOBに含まれる入力バッファ（図示せず）の出力端
子に結合される。このデータ入出力バッファIOBは、上
記のようにカラム系の選択回路がメモリブロックの下側
に配置されることに対応して、同図のように下側に配置
される。

ＹアドレスバッファYADB、アドレス変化検出回路ATD
及びプリデコーダPDCRは、入出力バッファIOBと並んで
同図の下側の長辺に沿って配置される。上記Ｙアドレス
バッファYADBは、外部端子（図示せず）を介して供給さ
れるＹ系のアドレス信号AYを受け、Ｙ系の相補内部アド
レス信号を形成する。このＹ系の相補内部アドレス信号
はプリデコーダPDCRによってデコードされる。このデコ
ード動作によって、プリデコード信号PD1、PD2及びPD4
が形成される。特に制限されないが、上記Ｙ系の相補内
部アドレス信号が、アドレス信号変化検出回路ATDに供
給される。これにより、このアドレス信号変化検出回路
ATDは、Ｙ系のアドレス信号AYの電位が変化されたと
き、それを検出して図示されていないタイミング信号を
形成する。

制御バッファCCBは、図示されていない外部端子を介
してチップセレクト信号▲▼、出力イネーブル信号
▲▼及びライトイネーブル信号▲▼を受けて内
部の各種動作モード信号を形成する。

次に、上記第１図に示されたRAMの動作を簡単に説明
する。プリデコード信号PD0に応答して、Ｘアドレスデ
コーダ回路XDCRが複数の主ワード線から左右一対の主ワ
ード線を同時に選択する。プリデコーダ回路PDCは、プ
リデコード信号PD1〜PD3に応答して32列のワードデコー
ド群のうちのどこか縦１列のワードデコード群を選択す
る。したがって、被選択の主ワード線MWLと縦１列の被
選択ワードデコーダ群とが交わる位置のワードデコーダ
回路WDRが活性化され、被選択の主ワード線MWLにワード
デコーダ回路WDRを通じて接続される４本の分割ワード
線WLのうちの１本が選択される。４本の分割ワード線WL
のうち、どの１本が選択されるかは、ワードプリデコー
ダ回路PDCの４つの出力信号により決まる。これによ
り、上記選択された１つの分割ワード線に結合される64
個のメモリセルが選ばれることになる。そして、その中
の１ないし複数のメモリセルが、Ｙ系の選択回路により
選択される。上述したように、Ｙ系のＹアドレスバッフ
ァYADBにより形成された相補内部アドレス信号は、プリ
デコーダ回路PDCRに供給され、ここでいったんデコード
される。そして、このデコード出力信号は、上記カラム
スイッチ回路CWに含まれるデコーダ回路（図示せず）に
供給され、一対ないし複数対の相補データ線を１ないし
複数の共通相補データ線に接続させる。これにより、１
ビットないし複数ビットの単位でのメモリアクセスが行
われる。図面を簡単に説明するために、同図には上記入
出力回路IOBと外部端子との間で伝送される入力信号、
出力信号は省略されている。また、アドレスデコーダに
供給されるアドレス信号等は、複数個あるが、これらは
１本の信号線として同図には示されている。

第２図には、上記Ｘアドレスデコーダ回路XDCRを構成
する単位デコーダ回路UXDCRの一実施例の具体的回路図
が示されている。但し、同図に示されている単位デコー
ダ回路UXDCRは、後の説明から理解されるように、第１
図における単位デコーダ回路UXDCR2個分に相当すること
に注意されたい。第２図において、ＰチャンネルMOSFET
Q1等は、そのバックゲート（チャンネル）に矢印が付加
されることによって、ＮチャンネルMOSFETQ2等と区別さ
れる。このことは、以下の図面においても同様である。

特に制限されないが、集積回路は、単結晶Ｎ型シリコ
ンからなる半導体基板に形成される。ＰチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコンからなるようなゲート電極から構成さ
れる。ＮチャンネルMOSFETは、上記半導体基板表面に形
成されたＰ型ウェル領域に形成される。これによって、
半導体基板は、その上に形成された複数のＰチャンネル
MOSFETの共通の基板ゲートを構成する。Ｐ型ウェル領域
は、その上に形成されたＮチャンネルMOSFETの基板ゲー
トを構成する。

もちろん、単結晶Ｐ型シリコンからなる半導体基板
と、それに形成されたＮ型ウェル領域を使うようにして
もよい。

この実施例においては、回路の簡素化を図るために、
１つの単位回路UXDCRは、２対の主ワード線を選択する
ように構成されている。すなわち、上記のように１つの
メモリブロックが512本の分割ワード線を持つ場合、１
つの主ワード線で４本の分割ワード線を選択するから、
128本の主ワード線が必要になる。したがって、一対の
主ワード線に対して１つの単位のデコーダ回路UXDCRを
設ける構成では、Ｘデコーダ回路XDCRとしては、128個
の単位のデコーダ回路UXDCRが必要になる。しかし、こ
の実施例では、上記のように、１つの単位のデコーダ回
路UXDCRで２対の主ワード線を選択するものであるた
め、単位のデコーダ回路UXDCRの数は64個と少なくでき
る。

回路の接地電位点側に直列に設けられたＮチャンネル
型の駆動MOSFETQ5とQ6のゲートには、64個の単位のデコ
ーダ回路UXDCRの中から１つの単位デコード回路を選ぶ
ための選択信号が、Ｘ系のプリデコーダ回路PDCRから供
給される。すなわち、64個の単位デコーダ回路UXDCRか
ら１個の単位デコーダ回路が選ばれるように、プリデコ
ード信号PD0が組み合わされて、各単位デコーダ回路に
供給される。

上記２つの駆動MOSFETQ5とQ6を共通として、２つの駆
動MOSFETQ2とQ4が設けられる。上記各駆動MOSFETQ2とQ4
のドレインには、負荷としてのＰチャンネルMOSFETQ1と
Q3がそれぞれ設けられる。これらのＰチャンネルMOSFET
Q1とQ3のゲートには、定常的に回路の接地電位が供給さ
れることによりオン状態とされる。これにより、これら
のＰチャンネルMOSFETは、そのオン抵抗を利用した抵抗
素子として作用する。駆動MOSFETQ2は、上側の一対の主
ワード線MWLを選択するための選択信号を形成し、駆動M
OSFETQ4は下側の一対の主ワード線MWLを選択するための
選択信号を形成する。それ故、駆動MOSFETQ2のゲートに
は、上側の主ワード線に対応したアドレス信号又はプリ
デコード信号が供給され、駆動MOSFETQ4のゲートには、
下側の主ワード線に対応したアドレス信号又はプリデコ
ード信号が供給される。

上記駆動MOSFETQ2及びQ4のドレインには、一対のCMOS
インバータ回路N1,N2及びN3,N4が設けられる。これらの
CMOSインバータ回路の回路構成は、図示しないけれど
も、電源電圧Vccと回路の接地電位の間に直列形態に接
続されたＰチャンネルMOSFETとＮチャンネルMOSFETとか
らなり、そのゲートとドレインがそれぞれ共通接続され
て入力端子と出力端子を構成する。これらインバータ回
路N1ないしN4の出力端子は、それぞれに対応した主ワー
ド線に結合される。言い換えるならば、上記CMOSインバ
ータ回路N1ないしN4は主ワード線の駆動回路を構成す
る。

駆動MOSFETQ5とQ6がオン状態であること、及び上又は
下側の主ワード線に対応した駆動MOSFETQ2又はQ4がオン
状態であることによって、その駆動MOSFETQ2又はQ4のド
レインがロウレベルになる。それ故、そのロウレベルの
信号を受けるインバータ回路N1,N2又はN3,N4の出力信号
がハイレベルになって、一対の主ワード線MWLをハイレ
ベルの選択レベルとする。それ以外の主ワード線は、そ
れに対応したインバータ回路の入力信号がハイレベルに
なることに応じてロウレベルの非選択レベルにされる。

この実施例のＸデコーダ回路においては、一対の主ワ
ード線の選択信号を形成するナンドゲート回路（選択回
路）として、CMOS回路が用いられるのではなく、Ｐチャ
ンネルMOSFETからなる負荷手段と、ＮチャンネルMOSFET
からなる駆動MOSFETにより構成された一種のレシオ回路
が用いられる。そして、駆動MOSFETとして、２対の主ワ
ード線に共通のMOSFETQ5,Q6等を設ける構成とされてい
る。これによって、回路の簡素化が図られるから、その
占有面積を小さくすることができる。そして、単位デコ
ーダ回路において、それに供給される１本のプリデコー
ド信号線に結合されるMOSFETの数を駆動MOSFETQ5,Q6及
びQ2,Q4等のように１個と少なくすることができる。し
たがって、Ｘ系のプリデコード回路PDCRからＸアドレス
デコーダ回路XDCRへプリデコード信号を伝えるところの
各プリデコード信号線に結合されてしまう寄生容量を小
さくすることができる。これにより、プリデコード信号
線を伝わるところの信号に関して、そのハイレベルとロ
ウレベルとの相互の切り換え、すなわち、プリデコード
信号のロウレベルからハイレベル、又はハイレベルから
ロウレベルへの切り換え速度を速くできるものとなる。

第３図には、第１図におけるワードプリデコーダ回路
PDCからプリデコード信号が供給されるところのワード
デコーダ回路WDRの一実施例の具体的回路図が示されて
いる。

この実施例では、上記第１図の実施例に対応して２つ
のワードデコーダ回路WDRが背中合わせに配置されてい
る。すなわち、同図において左側に配置されるワードデ
コーダ回路は、その左側に配置されるメモリブロックの
分割ワード線の選択信号を形成し、右側に配置されるワ
ードデコーダ回路は、その右側に配置されるメモリブロ
ックの分割ワード線の選択信号を形成する。

この実施例では、上記２つのワードデコーダ回路に対
して、共通の駆動MOSFETQ23が設けられる。この駆動MOS
FETQ23のゲートは、主ワード線MWLに結合される。

上記共通の駆動MOSFETQ23に対して、左側に配置され
るメモリブロックの分割ワード線WLに対応して駆動MOSF
ETQ11ないしQ14と、前記同様なＰチャンネル型の負荷MO
SFETQ7ないしQ10が設けられ、右側に配置されるメモリ
ブロックの分割ワード線WLに対応して駆動MOSFETQ19な
いしQ22と、前記同様なＰチャンネル型の負荷MOSFETQ15
ないしQ18が設けられる。

そして、左側に配置される各駆動MOSFETQ11ないしQ14
のドレイン出力は、CMOSインバータ回路N5ないしN8の入
力に供給される。これらの各CMOSインバータ回路N5ない
しN8の出力は、分割ワード線WLに結合される。同様に、
右側に配置される各駆動MOSFETQ19ないしQ22のドレイン
出力は、CMOSインバータ回路N9ないしN12の入力に供給
される。これらの各CMOSインバータ回路N9ないしN12の
出力は、分割ワード線WLに結合される。

上記ワードデコーダ回路に対応して左右に配置される
メモリブロックは、代表として４本の分割ワード線と一
対の相補データ線D,が例示的に示されており、その交
差点にメモリセルMCが配置される。

メモリセルMCの具体的構成は、この発明に直接的には
関係がないので図示しないけれども、それぞれが互いに
同じ構成にされている。メモリセルMCは、ゲートとドレ
インが互いに交差接続され、かつソースが回路の接地点
に結合されたＮチャンネル型の２つの記憶MOSFETと、上
記２つの記憶MOSFETのドレインと電源端子Vccとの間に
設けられたポリ（多結晶）シリコン層からなる２つの高
抵抗を含んでいる。上記２つの記憶MOSFETのゲートとド
レインとの共通接続点と相補データ線D,との間にＮチ
ャンネル型の伝送ゲートMOSFETがそれぞれ設けられてい
る。これにより、１つのメモリセルの素子数は、全部で
６個となる。同じ行に配置されたメモリセルの伝送ゲー
トMOSFETのゲートは、それぞれ例示的に示された対応す
る分割ワード線WLに共通に接続され、同じ列に配置され
たメモリセルの入出力端子は、それぞれ例示的に示され
た対応する一対の相補データ線（ビット線又はディジッ
ト線）D,に接続されている。

メモリセルMCにおいて、２つの記憶MOSFETと２つの高
抵抗素子とは、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわ
ち、上記メモリセルMCにおいて、それを低消費電力にさ
せるため、その高抵抗素子は、それと直列接続された記
憶MOSFETがオフ状態にされているとき、他方の記憶MOSF
ETのゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に他方の高抵抗素子も高抵抗値にされる。言
い換えると、上記高抵抗素子の抵抗値は、記憶MOSFETの
ドレインから流れてしまうリーク電流を補償できる程度
の高抵抗値に、すなわち、記憶MOSFETのゲート容量に蓄
積されている情報電荷が放電させられてしまうのを防ぐ
程度の電流供給能力を持つ抵抗値にされる。

この実施例に従うと、RAMがCMOSの半導体集積回路技
術によって製造されるにもかかわらず、上記のようにメ
モリセルMCはＮチャンネルMOSFETとポリシリコン抵抗素
子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポ
リシリコン抵抗素子に代えてＰチャンネルMOSFETを用い
る場合に比べ、その大きさを小さくできる。すなわち、
ポリシリコン抵抗を用いた場合、記憶MOSFETのゲート電
極上に形成できるとともに、それ自体のサイズを小型化
できる。そして、ＰチャンネルMOSFETを用いたときのよ
うに、記憶MOSFETからＰチャンネルMOSFETを比較的大き
な距離を持って離さなければならないことがないので半
導体チップ上に無駄な空白部分が生じるのを防ぐことが
できる。

なお、特に制限されないが、それぞれ対とされた相補
データ線D,との間及び／又は共通相補データ線CD,▲
▼間には、イコライズ用のMOSFETが設けられる。図
示されていないこれらのイコライズ用MOSFETは、第１図
に示したアドレス信号変化検出回路ATDにより形成され
たタイミング信号を受けて、上記相補データ線及び／又
は共通相補データ線を一時的に短絡して、その電位を等
しくさせることによってメモリアクセスの高速化を図る
ものである。

相補データ線D,は、同図に代表として示されたカラ
ムスイッチ用MOSFETQ43,Q44を介して共通相補データ線C
D,▲▼に結合される。これらのカラムスイッチ用MO
SFETは、後で第５図を用いて述べるＹデコーダ回路YDの
出力信号によってスイッチ制御される。

第３図において、上記左側に配置される駆動MOSFETQ1
1ないしQ14のゲートには、それに対応したワードプリデ
コーダ回路PDCにより形成された４つのプリデコード信
号がそれぞれ供給される。同様に、上記右側に配置され
る駆動MOSFETQ19ないしQ22のゲートには、それに対応し
たワードプリデコーダ回路PDCにより形成された４つの
ブリデコード信号がそれぞれ供給される。

主ワード線MWLがハイレベルになると、駆動MOSFETQ23
がオン状態となり、この行に配置された４つの分割ワー
ド線WLのいずれか１つが選ばれることになる。

上記主ワード線に対応した複数の分割ワード線のうち
いずれが選択されるかは、各ワードデコーダ回路WDRに
対応して設けられた複数のワードプリデコーダ回路PDC
のうちのいずれが活性化されるかによって決定される。
例えば、同図の左側のワードプリデコーダ回路PDCが活
性化され、４つのプリデコード信号のうちの１つのプリ
デコード信号、例えば、駆動MOSFETQ11に対応したプリ
デコード信号がハイレベルにされると、このMOSFETQ11
がオン状態される。これにより、MOSFETQ11のドレイン
出力は、オン状態の負荷MOSFETQ7のコンダクタンスと駆
動MOSFETQ11とQ23の合成コンダクタンスとの比によって
決定される回路の接地電位側のロウレベルとなる。CMOS
インバータ回路N5は、これを受けてそれに対応した分割
ワード線をハイレベルの選択レベルにする。

一方、右側のメモリブロックが選ばれるときには、同
図の右側のワードプリデコーダ回路PDCが活性化されて
４つのプリデコード信号のうちの１つのプリデコード信
号がハイレベルにされる。これによって、上述したのと
同様の動作が行われる。

なお、上記活性化されたワードプリデコード回路PDC
における他のプリデコード信号や、非選択のワードプリ
デコーダ回路PDCにおけるプリデコード信号は、ロウレ
ベルのような非選択レベルにされ、それに対応した駆動
MOSFETをオフ状態にする。これにより、それに対応した
駆動MOSFETのドレイン出力は、Ｐチャンネル型の負荷MO
SFETによりハイレベルにされる。これに応じて、CMOSイ
ンバータ回路はロウレベルの出力信号を形成するので、
非選択とされるべき分割ワード線はロウレベルの非選択
レベルとなる。

この実施例のワードデコーダ回路WDRにおいては、１
つの分割ワード線を形成するナンドゲート回路（選択回
路）として、CMOS回路が用いられのではなく、Ｐチャン
ネルMOSFETからなる負荷手段と、ＮチャンネルMOSFETか
らなる駆動MOSFETによって構成されたレシオ回路が用い
られる。そして、主ワード線に対応した駆動MOSFETQ23
が２つのワードデコーダ回路に対して共通に用いられ
る。これによって、回路の簡素化が図られるから、その
占有面積を小さくすることができる。すなわち、１つの
分割ワード線当たりに設けられる素子数は、実質的に１
つの駆動MOSFETと負荷MOSFET及びCMOSインバータ回路と
からなる４素子によって構成される。これにより、前記
のように６素子からなるメモリセルMCとほゞ同じ占有面
積で構成でき、分割ワード線間のピッチとそれに対応し
て設けられるワードデコーダ回路間のピッチとを合わせ
ることができる。したがって、ワード線の分割方式を採
用しつつ、高集積化を実現できるものとなる。そして、
１個の単位ワードデコーダ回路WDRにおいて、１本のプ
リデコード信号線に結合されるMOSFETの数は１個と少な
くすることができる。したがって、プリワードデコーダ
回路PDCからワードデコーダ回路WDRにブリデコード信号
を伝えるところの各プリデコード信号線に結合されてし
まう寄生容量を小さくできるからハイレベルとロウレベ
ルとの相互の切り換え、すなわち、プリデコード信号の
ロウレベルからハイレベル、又はハイレベルからロウレ
ベルへの切り換え速度を速くできるものとなる。

第４図には、上記ワードプリデコーダ回路PDCの一実
施例の具体的回路図が示されている。

この実施例では、直列形態にされた駆動MOSFETQ31とQ
32が共通とされ、上記のワードデコーダ回路WDRに供給
されるブリデコード信号を形成する駆動MOSFETQ27ない
しQ30と前記同様なＰチャンネル型の負荷MOSFETQ23ない
しQ26が設けられる。そして、各駆動MOSFETQ27ないしQ3
0のドレイン出力は、CMOSインバータ回路N13ないしN16
の入力に供給される。これらの各CMOSインバータ回路N1
3ないしN16の出力信号は、プリデコード信号線を介して
上記ワードデコーダ回路WDRに供給されるプリデコード
信号とされる。

上記駆動MOSFETQ31とQ32のゲートには、上記32個のメ
モリブロックから所望のメモリブロックを指定するため
のＹ系のアドレス信号を解読して形成されたプリデコー
ド信号PD1とPD2が供給される。すなわち、駆動MOSFETQ3
1とQ32を共にオン状態にすることによって、合計32個か
らなるプリデコード回路PDCの中の１つのプリデコード
回路PDCが活性化される。そして、残りのプリデコード
信号PD3を、上記駆動MOSFETQ27ないしQ30のゲートに供
給することにより、１つのプリデコード信号を形成す
る。このプリデコード信号PD3は、４本の分割ワード線
のうちの１本を指定する信号であるため、Ｘ系のアドレ
ス信号をＸ系のプリデコーダ回路PDCRがデコードするこ
とによって形成される。

上記４つの駆動MOSFETQ27ないしQ30のいずれがオン状
態にされるかは、プリデコード信号PD3のうちのいずれ
が活性化されるかによって決められる。例えば、駆動MO
SFETQ27に対応したプリデコード信号がハイレベルな
ら、このMOSFETQ27がオン状態なる。これにより、MOSFE
TQ27のドレイン出力は、オン状態のＰチャンネル型の負
荷MOSFETQ23のコンダクタンスと駆動MOSFETQ27とQ31及
びQ32の合成コンダクタンスとの比によって決定される
回路の接地電位側のロウレベルにされる。CMOSインバー
タ回路N13は、これを受けて、それに対応したワードデ
コーダ回路WDRに供給されるプリデコード信号をハイレ
ベルにする。

なお、上記活性化されたワードプリデコード回路PDC
の他の出力信号及び非活性のワードプリデコーダ回路PD
Cの出力信号は、実質的に直列形態にされる３つの駆動M
OSFETのいずれか少なくとも１つの駆動MOSFETがオフ状
態にされるため、それに対応した駆動MOSFETのドレイン
出力は、Ｐチャンネル型負荷MOSFETによりハイレベルに
される。これに応じて、CMOSインバータ回路はロウレベ
ルの出力信号を形成するので、プリデコード出力信号は
ロウレベルの非選択レベルとなる。

この実施例のワードプリデコーダ回路PDCにおいて
は、１つのプリデコード信号を形成するナンドゲート回
路（選択回路）として、CMOS回路が用いられるのではな
く、ＰチャンネルMOSFETからなる負荷手段と、Ｎチャン
ネルMOSFETからなる駆動MOSFETとにより構成されたレシ
オ回路が用いられる。そして、各ワードデコーダ回路
（メモリブロック）に対応したワードプリデコーダ回路
を活性化する２つの駆動MOSFETQ31とQ32が、ワードデコ
ーダ回路WDRに供給される４種類のプリデコード信号を
形成する４個の選択回路に対して共通に用いられる。こ
れによって、回路の簡素化が図られるから、その占有面
積を小さくすることができる。そして、１つのプリワー
ドデコーダ回路において、それに供給される１つの入力
信号線に結合されるところのMOSFETの数を１個と少なく
することができる。したがって、アドレスバッファXADB
及びYADBと一体的に構成されるプリデコーダ回路PDCRの
各出力線（プリデコード信号線）の寄生容量を小さくで
きるからハイレベルとロウレベルとの相互の切り換え、
すなわち、プリデコード信号PD1〜PD3のロウレベルから
ハイレベル、又はハイレベルからロウレベルへの切り換
え速度を速くできるものとなる。

第５図には、上記カラムスイッチ回路CWに含まれるＹ
デコーダ回路YDの一実施例を具体的回路図が示されてい
る。

この実施例の回路は、基本的には上記第４図の回路と
同様な構成にされる。すなわち、カラム選択信号を形成
する駆動MOSFETQ37ないしQ40と前記同様なＰチャンネル
型の負荷MOSFETQ33ないしQ36が設けられ、互いに直列形
態にされた駆動MOSFETQ41、Q42がこれらのMOSFETに対し
て共通に設けられる。そして、各駆動MOSFETQ37ないしQ
40のドレイン出力は、CMOSインバータ回路N17ないしN20
の入力に供給される。これらの各CMOSインバータ回路N1
7ないしN20の出力信号は、カラムスイッチを構成する伝
送ゲートMOSFET（例えば第３図に示された伝送ゲートMO
SFETQ43、Q44）のゲートに供給される選択信号とされ
る。

この実施例では、上記駆動MOSFETQ41とQ42のゲートに
供給される選択信号は、CMOSインバータ回路N21とN22及
びN23とN24からなる遅延回路を介して供給される。これ
らのインバータ回路N21ないしN24は、それを構成するＰ
チャンネルMOSFETとＮチャンネルMOSFETとのサイズ（W/
L）が小さく設定されている。このような遅延を付加す
るためのCMOSインバータ回路N21ないしN24を設けた理由
は、書き込みタイミングのマージンを確保するためのも
のである。すなわち、駆動MOSFETQ37ないしQ40のゲート
に供給されるプリデコード信号は、書き込みタイミング
のマージンを確保するためには遅く設定するのがよく、
これに対応して駆動MOSFETQ41及びQ42に供給される入力
信号を遅くする必要から、上記CMOSインバータ回路N21
ないしN24が設けられている。

本実施例において、複数のＹデコーダ回路YDのうち活
性化されるべきＹデコーダ回路YDを定めるプリデコード
信号として、上記第４図に示したプリデコーダ回路PDC
と同様に、Ｙ系のプリデコード信号PD1,PD2が用いられ
ている。活性化されたＹデコーダ回路YDの４つの出力信
号のうち、いずれを選択信号とするかが、Ｙ系のアドレ
ス信号をプリデコードすることによって形成されたプリ
デコード信号PD4によって決めるようにされている。

この実施例のＹデコーダ回路YDは、前記他の選択回路
と同様に１つのデコード信号を形成するナンドゲート回
路（選択回路）として、CMOS回路が用いられるのではな
く、ＰチャンネルMOSFETからなる負荷手段と、Ｎチャン
ネルMOSFETからなる駆動MOSFETにより構成されたレシオ
回路が用いられている。そして、駆動MOSFETとして、４
つの出力に対して２つの駆動MOSFETQ41とQ42が共通に用
いられる構成とされている。これによって、回路の簡素
化が図られるから、その占有面積を小さくすることがで
きる。そして、１つのデコーダ回路において、それに供
給される１つの入力信号線に結合されるMOSFETの数を１
個と少なくすることができる。また、遅延用のインバー
タ回路N1,N3は、それを構成するMOSFETのサイズ（W/L）
が小さく設定されているから、入力ゲート容量を小さく
できる。したがって、アドレスバッファXADB及びYADBと
一体的に構成されるプリデコード回路PDCRの各出力信号
線（プリデコード信号線）の寄生容量を小さくできるの
で、ハイレベルとロウレベルとの相互の切り換え、すな
わち、プリデコード信号PD1,PD2,PD4のロウレベルから
ハイレベル、又はハイレベルからロウレベルへの切り換
え速度を速くできるものとなる。

上述した説明から理解できるように、ワードデコーダ
回路、Ｘデコーダ回路、ワードプリデコーダ回路及びＹ
デコーダ回路は、CMOS回路によって構成されているので
はなく、レシオ回路によって構成されている。このた
め、これらの回路は、一種の電圧変換機能を有し、その
入力信号の電圧値に対応して出力信号の電圧は異なる。

また、第１図のRAMは、0.8μｍプロセス（ゲート長の
Typical値が0.8μｍ）を用いて各MOSFETが形成される。
ただし、前記第２図ないし第５図に示されたデコーダ回
路等においては、ホットキャリア対策としてＰチャンネ
ル型の負荷MOSFETのゲート長は、1.0〜2.0μｍ、出力用
のCMOSインバータ回路のＮチャンネルMOSFETは、そのゲ
ート長が1.0〜1.4μｍとされている。このように直流的
に常時電流が流れるMOSFETのチャンネル長さを他のMOSF
ETに比べて上記のように長くすることにより、ホットキ
ャリアによる特性劣化を防止でき、十分な信頼性を得る
ことができるものとなる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）メモリセルが結合される分割ワード線を持つ複数
のメモリブロックに対して共通に配置される主ワード線
の信号を受ける駆動MOSFET、この駆動MOSFETを共通とし
てそれぞれ直列形態にされ、複数の分割ワード線に対応
したプリデコード信号をそれぞれ受ける駆動MOSFET、及
びこれらの各駆動MOSFETのドレインに設けられる負荷手
段とにより上記複数の分割ワード線の中から１つの分割
ワード線を選ぶデコーダ回路を構成し、各出力信号をイ
ンバータ回路を介して分割ワード線に伝える。この構成
では、１つの分割ワード線を選択するための単位の選択
回路は、実質的に１つの駆動MOSFETと負荷MOSFET及びイ
ンバータ回路から構成できるから、主ワード線に対して
多数の分割ワード線を高密度に配置することが可能とな
り高集積化が可能になるという効果が得られる。

（２）上記（１）により、ワード線の分割方式を採るこ
とができるので、ワード線の負荷を軽減できるからワー
ド線の切り換えが速くできるため、高速化が可能になる
という効果が得られる。

（３）上記（１）により、ワード線の分割により、１つ
の選択される分割ワード線に結合されるメモリセルの数
を減らすことができるから、低消費電力化を実現できる
という効果が得られる。

（４）単位のデコーダ回路は、CMOS回路を用いて構成さ
れているのではなく、ＰチャンネルMOSFETからなる負荷
手段と、ＮチャンネルMOSFETからなる駆動MOSFETとによ
り構成されている。そのため、１つの単位デコーダ回路
において、それに供給される１つの入力信号線に結合さ
れるMOSFETの数を１個と少なくすることができる。した
がって、入力信号線の寄生容量が小さくできるから、そ
の入力信号線を伝わる入力信号に関して、そのハイレベ
ルとロウレベルとの相互の切り換え、すなわち、入力信
号のロウレベルからハイレベル、又はハイレベルからロ
ウレベルへの切り換え速度を速くできるものとなり、上
記（１）の効果と相俟っていっそうの高速化を図ること
ができるという効果が得られる。

（５）デコード回路を構成する駆動MOSFETとして、複数
の出力信号に対して共通の駆動MOSFETを用いる構成が採
られる。これによって、回路の簡素化が可能になるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図ないし
第５図の実施例回路において、Ｐチャンネル型の負荷MO
SFETのゲートには、適当なバイアス電圧を与えるもので
あってもよい。また、このようなＰチャンネルMOSFETに
代えて、ポリシリコン層等からなる適当な抵抗手段から
構成してもよい。このようにポリシリコン抵抗を用いる
場合には、Ｐチャンネル型の負荷MOSFETが形成される領
域とＮチャンネル型の駆動MOSFETが形成されるＰ型ウェ
ル領域とを適当な距離を持つように形成する必要がない
から、前記のようなポリシリコンの高抵抗素子を用いる
メモリセルと同様にいっそうの高集積化が可能になる。
また、メモリセルは、ＮチャンネルMOSFETとＰチャンネ
ルMOSFETとからなる完全CMOSスタティック型メモリセル
としてもよい。あるいは、高抵抗のポリシリコンの代わ
りに、ポリシリコンによって構成されたＰチャンネル型
MOSFETを用いたメモリセルでもよい。また、分割ワード
線の数は、主ワード線に対して８本以上に増加させるも
のとしてもよい。このように分割ワード線の数を増加さ
せた場合でも、プリデコード信号を８つとすれば１つの
分割ワード線に対応して設けられる選択回路の数は、４
本の場合と同様に４個と小さくでき、プリデコード信号
を４つとしても５個等のように小さくできるから高密度
にワードデコーダ回路を配置することができるものであ
る。また、メモリブロックや各デコーダ回路の配置は、
種々の実施形態を採ることができるものである。

この発明は、上記のようなスタティック型RAMの他、
ダイナミック型RAMや各種プログラマブルROM（リード・
オンリー・メモリ）やマスク型ROM等の各種半導体記憶
装置に広く利用でき、上記RAMやROMはマイクロコンピュ
ータ等のようなディジタル集積回路に内蔵されるもので
あってもよい。

〔発明の効果〕

本願において開始される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、メモリセルが結合される分割ワード線を
持つ複数のメモリブロックに対して共通に配置される主
ワード線の信号を受ける駆動MOSFET、この駆動MOSFETを
共通としてそれぞれ直列形態にされ、複数の分割ワード
線に対応したプリデコード信号をそれぞれ受ける駆動MO
SFET、及びこれらの各駆動MOSFETのドレインに設けられ
る負荷手段とにより上記複数の分割ワード線の中から１
つの分割ワード線を選ぶデコーダ回路を構成し、各出力
信号をインバータ回路を介して分割ワード線に伝える。
この構成では、１つの分割ワード線を選択するための単
位の選択回路は、実質的に１つの駆動MOSFETと負荷MOSF
ET及びインバータ回路から構成できるから、主ワード線
に対して多数の分割ワード線を高密度に配置することが
可能となり高集積化、高速化及び低消費電力化を実現で
きる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのＸアドレスデコーダ回路の単位デコーダ
回路UXDCRの一実施例を示す具体的回路図、 第３図は、そのワードデコーダ回路WDRの一実施例を示
す具体的回路図、 第４図は、そのワードプリデコーダ回路PDCの一実施例
を示す具体的回路図、 第５図は、そのＹデコーダ回路の一実施例を示す具体的
回路図、 第６図は、従来技術の一例を説明するためのブロック図
である。 MB1〜MB32……メモリブロック、MWL……主ワード線、WL
……分割ワード線、XDCR……Ｘデコーダ回路、UXDCR…
…単位回路、WDR……ワードデコーダ回路、PDC……ワー
ドプリデコーダ回路、CW……カラムスイッチ回路、SA…
…センスアンプ、WA……ライトアンプ、XADB……Ｘアド
レスバッファ、ATD……アドレス信号変化検出回路、PDC
R……プリデコーダ回路、YADB……Ｙアドレスバッフ
ァ、IOB……入出力バッファ、CCB……制御バッファ、MC
……メモリセル、N1〜N20……CMOSインバータ回路、N21
〜N24……遅延回路（CMOSインバータ回路）

フロントページの続き (72)発明者 久保寺 正明 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内 (72)発明者 豊嶋 博 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社 (72)発明者 花村 昭次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小宮路 邦広 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−121984（ＪＰ，Ａ) 特開 昭62−99977（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルが結合される分割ワード線を持
   つ複数のメモリブロックと、 上記複数のメモリブロックに対して共通に設けられる主
   ワード線と、 複数からなる第１のプリデコード信号を受ける複数のＮ
   チャンネル型の第１の駆動MOSFETとゲートが接地電位に
   固定されて定常的にオン状態にされたＰチャンネル型の
   第１の負荷MOSFETからなるデコード部と、かかるデコー
   ド部の出力信号を受けて上記主ワード線の選択信号を形
   成する第１のCMOSインバータ回路からなるＸアドレスデ
   コーダと、 上記主ワード線の信号を受けるＮチャンネル型の第２の
   駆動MOSFETと、上記第２の駆動MOSFETを共通としてそれ
   ぞれが直列形態にされ、複数の上記分割ワード線に対応
   したプリデコード信号をそれぞれ受ける第３の駆動MOSF
   ETと、上記各分割ワード線に対応されてそれぞれ設けら
   れた上記第３の駆動MOSFETのドレインに設けられ、ゲー
   トが接地電位に固定されて定常的にオン状態にされるＰ
   チャンネル型の第２の負荷MOSFETと、上記第３の駆動MO
   SFETのドレイン出力を受けて、上記分割ワード線の駆動
   信号を形成する第２のCMOSインバータ回路とからなるワ
   ードデコーダ回路とを備えてなることを特徴とするスタ
   ティック型RAM。
2. 【請求項２】上記Ｘアドレスデコーダは、等分に分けら
   れた２つのメモリブロック群の中央部に設けられて、左
   右に延長される主ワード線の選択信号を形成するもので
   あり、 上記ワードデコーダ回路は、隣接する２つのメモリブロ
   ックの中央部にそれぞれ設けられるものであることを特
   徴とする特許請求の範囲第１項記載のスタティック型RA
   M。
3. 【請求項３】上記Ｐチャンネル型の第１と第２の負荷MO
   SFETは、CMOS回路を構成するＰチャンネル型MOSFETより
   もチャンネル長が長く形成され、 上記第１と第２のCMOSインバータ回路を構成するＮチャ
   ンネル型MOSFETは、それ以外のCMOS回路を構成するＮチ
   ャンネル型MOSFETよりもチャンネル長が長く形成される
   ものであることを特徴とする特許請求の範囲第１又は第
   ２項記載のスタティック型RAM。