JPH09180444A - ワードドライバ回路及びそれを利用したメモリ回路 - Google Patents
ワードドライバ回路及びそれを利用したメモリ回路Info
- Publication number
- JPH09180444A JPH09180444A JP7340615A JP34061595A JPH09180444A JP H09180444 A JPH09180444 A JP H09180444A JP 7340615 A JP7340615 A JP 7340615A JP 34061595 A JP34061595 A JP 34061595A JP H09180444 A JPH09180444 A JP H09180444A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- word
- selection signal
- transistor
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005513 bias potential Methods 0.000 claims abstract description 21
- 230000000295 complement effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract 1
- 239000011159 matrix material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】サブ・ワードドライバ回路を簡単化し素子数と
制御信号を減らす。 【解決手段】ワードドライバ回路が、第一、第二の入力
端子と、ワード線に接続された出力端子と、ゲートが前
記第一の入力端子に接続され、ソースまたはドレイン電
極の一方が前記第二の入力端子に接続され、ソースまた
はドレイン電極の他方が前記出力端子に接続されたＰチ
ャネル型の第一のトランジスタと、ゲートが前記第一の
入力端子に接続され、ソースまたはドレイン電極の一方
が前記第一の電源に接続され、ソースまたはドレイン電
極の他方が前記出力端子に接続されたＮチャネル型の第
二のトランジスタとを有する。第一の入力端子には、第
一のアドレス群をデコードして生成され、第二のトラン
ジスタを導通にするに必要な第一の電位と第一の電源よ
り低い第二の電位の内一方の電位になる第一の選択信号
が供給され、第二の入力端子には、ワード線を選択状態
にする時の当該電位である第三の電位と第一の電源の電
位以下の第四の電位の内一方の電位になる第二の選択信
号が供給される。
制御信号を減らす。 【解決手段】ワードドライバ回路が、第一、第二の入力
端子と、ワード線に接続された出力端子と、ゲートが前
記第一の入力端子に接続され、ソースまたはドレイン電
極の一方が前記第二の入力端子に接続され、ソースまた
はドレイン電極の他方が前記出力端子に接続されたＰチ
ャネル型の第一のトランジスタと、ゲートが前記第一の
入力端子に接続され、ソースまたはドレイン電極の一方
が前記第一の電源に接続され、ソースまたはドレイン電
極の他方が前記出力端子に接続されたＮチャネル型の第
二のトランジスタとを有する。第一の入力端子には、第
一のアドレス群をデコードして生成され、第二のトラン
ジスタを導通にするに必要な第一の電位と第一の電源よ
り低い第二の電位の内一方の電位になる第一の選択信号
が供給され、第二の入力端子には、ワード線を選択状態
にする時の当該電位である第三の電位と第一の電源の電
位以下の第四の電位の内一方の電位になる第二の選択信
号が供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ回路に係
り、特にメモリ回路のワードドライバ回路の改良に関す
る。
り、特にメモリ回路のワードドライバ回路の改良に関す
る。
【０００２】
【従来の技術】半導体基板上に大容量のメモリを形成し
たＤＲＡＭ等の開発が盛んに行なわれ、その大容量化に
より、より高機能で高速のパーソナルコンピュータ等の
情報機器が実現されている。
たＤＲＡＭ等の開発が盛んに行なわれ、その大容量化に
より、より高機能で高速のパーソナルコンピュータ等の
情報機器が実現されている。
【０００３】図６は、従来のＤＲＡＭのワードデコーダ
とワードドライバ部分を示した回路図である。通常、半
導体チップ上に複数のメモリ・バンクと呼ばれる領域が
設けられ、そのメモリ・バンク領域の中に複数のメモリ
セルブロックとセンスアンプが併設されている。図６に
はそのメモリセルブロック３とそれに隣接するセンスア
ンプＳＡが表示されている。メモリセルブロック３内に
は、複数のセルマトリックス４が設けられている。そし
て、セルマトリックス４内には複数のワード線ＷＬとそ
れに交差する複数のビット線（図示せず）が設けられて
いる。そして、それらワード線とビット線の交差部に、
メモリセル（図示せず）が設けられている。
とワードドライバ部分を示した回路図である。通常、半
導体チップ上に複数のメモリ・バンクと呼ばれる領域が
設けられ、そのメモリ・バンク領域の中に複数のメモリ
セルブロックとセンスアンプが併設されている。図６に
はそのメモリセルブロック３とそれに隣接するセンスア
ンプＳＡが表示されている。メモリセルブロック３内に
は、複数のセルマトリックス４が設けられている。そし
て、セルマトリックス４内には複数のワード線ＷＬとそ
れに交差する複数のビット線（図示せず）が設けられて
いる。そして、それらワード線とビット線の交差部に、
メモリセル（図示せず）が設けられている。
【０００４】近年のメモリはその大容量化の為に、ワー
ド線にかかる負荷容量が大きくなり従来の如くメモリセ
ルブロック３内のワード線を一括して一個のワードドラ
イバで駆動することが困難になっている。その解決方法
として、ワード線を複数のサブワード線に分割して、そ
れぞれのサブワード線をセルマトリクス４に隣接して設
けたサブ・ワード・ドライバＳＷＤによって駆動してい
る。図６の例では、例えば、メモリセルブロック３内に
２５６本のワード線が設けられ、その内の４本づつをメ
イン・ワードデコーダ５が選択し、その選択された４本
のワード線の内一本をサブ・ワードデコーダ６によって
選択している。
ド線にかかる負荷容量が大きくなり従来の如くメモリセ
ルブロック３内のワード線を一括して一個のワードドラ
イバで駆動することが困難になっている。その解決方法
として、ワード線を複数のサブワード線に分割して、そ
れぞれのサブワード線をセルマトリクス４に隣接して設
けたサブ・ワード・ドライバＳＷＤによって駆動してい
る。図６の例では、例えば、メモリセルブロック３内に
２５６本のワード線が設けられ、その内の４本づつをメ
イン・ワードデコーダ５が選択し、その選択された４本
のワード線の内一本をサブ・ワードデコーダ６によって
選択している。
【０００５】図６に示される通り、メイン・ワードデコ
ーダ５からは、反転、非反転のメイン・ワード選択信号
ＭＷＸ０，１，ＭＷＺ０，１が出力される。また、サブ
・ワードデコーダ６からはサブ・ワード選択信号ＳＷＤ
０−３が出力される。それぞれのデコーダ５，６には、
プリデコーダから供給されるアドレス信号７，８が供給
される。そして、サブ・ワードドライバ回路ＳＷＤで
は、このメイン・ワード選択信号とサブ・ワード選択信
号を入力し、選択された行内にある各サブ・ワード線を
駆動する。
ーダ５からは、反転、非反転のメイン・ワード選択信号
ＭＷＸ０，１，ＭＷＺ０，１が出力される。また、サブ
・ワードデコーダ６からはサブ・ワード選択信号ＳＷＤ
０−３が出力される。それぞれのデコーダ５，６には、
プリデコーダから供給されるアドレス信号７，８が供給
される。そして、サブ・ワードドライバ回路ＳＷＤで
は、このメイン・ワード選択信号とサブ・ワード選択信
号を入力し、選択された行内にある各サブ・ワード線を
駆動する。
【０００６】従って、図６に示される通り、セルマトリ
クス４の間及び隣に、サブ・ワードドライバ回路ＳＷＤ
の領域がコラム方向に形成されることになる。メモリの
大容量化に応じて、サブ・ワード線の数が増加しそれを
駆動するサブ・ワードドライバ回路の領域も増加するこ
とになり、大容量化の一つの問題となる。
クス４の間及び隣に、サブ・ワードドライバ回路ＳＷＤ
の領域がコラム方向に形成されることになる。メモリの
大容量化に応じて、サブ・ワード線の数が増加しそれを
駆動するサブ・ワードドライバ回路の領域も増加するこ
とになり、大容量化の一つの問題となる。
【０００７】図７に、図６に示した従来のサブ・ワード
ドライバ回路の例を詳述する。図８はその動作を説明す
るための表である。図７のサブ・ワードドライバ回路
は、Ｐチャネル型のトランジスタＱ１及びＮチャネル型
のトランジスタＱ２，Ｑ３からなるＣＭＯＳ回路で構成
される。そして、そのサブ・ワードドライバ回路は、サ
ブ・ワード線ＷＬに接続される。ＢＬはビット線、ＭＣ
は１トランジスタ型のメモリセルの例である。トランジ
スタＱ１，Ｑ２のゲート電極には共通にメイン・ワード
選択信号ＭＷＸが供給され、トランジスタＱ３のゲート
電極にはその反転信号であるメイン・ワード選択信号Ｍ
ＷＺが供給される。また、Ｐ型のトランジスタＱ１及び
Ｎ型のトランジスタＱ３には、サブ・ワード選択信号Ｓ
ＷＤ0 が供給される。
ドライバ回路の例を詳述する。図８はその動作を説明す
るための表である。図７のサブ・ワードドライバ回路
は、Ｐチャネル型のトランジスタＱ１及びＮチャネル型
のトランジスタＱ２，Ｑ３からなるＣＭＯＳ回路で構成
される。そして、そのサブ・ワードドライバ回路は、サ
ブ・ワード線ＷＬに接続される。ＢＬはビット線、ＭＣ
は１トランジスタ型のメモリセルの例である。トランジ
スタＱ１，Ｑ２のゲート電極には共通にメイン・ワード
選択信号ＭＷＸが供給され、トランジスタＱ３のゲート
電極にはその反転信号であるメイン・ワード選択信号Ｍ
ＷＺが供給される。また、Ｐ型のトランジスタＱ１及び
Ｎ型のトランジスタＱ３には、サブ・ワード選択信号Ｓ
ＷＤ0 が供給される。
【０００８】その動作について簡単に説明する。先ず、
メインワード選択信号とサブワード選択信号が共に選択
状態である場合は、図８に示した通り、各選択信号ＭＷ
Ｘ，ＭＷＺ，ＳＷＤ0 はそれぞれ、Ｖｓｓ（グランドレ
ベル），Ｖｃｃ（電源レベル），ＳＶｃ（電源より高い
レベル）となる。その結果、トランジスタＱ１，Ｑ３が
共にオンし、トランジスタＱ２がオフして、ワード線Ｗ
Ｌはサブ・ワード選択信号ＳＷＤ０のＳＶｃの高いレベ
ルに駆動される。一方、メイン・ワード選択信号が選択
状態であって、サブ・ワード選択信号が非選択状態であ
る場合は、図８に示した通りの電位となる。その結果、
Ｐ型のトランジスタＱ１はオン状態であるが、サブ・ワ
ード選択信号ＳＷＤ０がＶｓｓ（グランド）レベルとな
るため、ワード線ＷＬはＬレベルとなる。但し、Ｐ型の
トランジスタＱ１のみでは、ワード線ＷＬがトランジス
タのゲート電位であるＶｓｓからその閾値電圧分高い電
位以下には下がらず、フローティング状態となる。そこ
で、更に、Ｎ型のトランジスタＱ３を設けることによ
り、そのトランジスタＱ３をオンさせて、確実にサブ・
ワード選択信号ＳＷＤ０のＶｓｓレベルまでクランプさ
せるようにしている。
メインワード選択信号とサブワード選択信号が共に選択
状態である場合は、図８に示した通り、各選択信号ＭＷ
Ｘ，ＭＷＺ，ＳＷＤ0 はそれぞれ、Ｖｓｓ（グランドレ
ベル），Ｖｃｃ（電源レベル），ＳＶｃ（電源より高い
レベル）となる。その結果、トランジスタＱ１，Ｑ３が
共にオンし、トランジスタＱ２がオフして、ワード線Ｗ
Ｌはサブ・ワード選択信号ＳＷＤ０のＳＶｃの高いレベ
ルに駆動される。一方、メイン・ワード選択信号が選択
状態であって、サブ・ワード選択信号が非選択状態であ
る場合は、図８に示した通りの電位となる。その結果、
Ｐ型のトランジスタＱ１はオン状態であるが、サブ・ワ
ード選択信号ＳＷＤ０がＶｓｓ（グランド）レベルとな
るため、ワード線ＷＬはＬレベルとなる。但し、Ｐ型の
トランジスタＱ１のみでは、ワード線ＷＬがトランジス
タのゲート電位であるＶｓｓからその閾値電圧分高い電
位以下には下がらず、フローティング状態となる。そこ
で、更に、Ｎ型のトランジスタＱ３を設けることによ
り、そのトランジスタＱ３をオンさせて、確実にサブ・
ワード選択信号ＳＷＤ０のＶｓｓレベルまでクランプさ
せるようにしている。
【０００９】また、メインワード選択信号が非選択状態
の場合は、メインワード選択信号ＭＷＸがＨレベルとな
り、Ｎ型のトランジスタＱ２がオンするので、サブワー
ド選択信号の状態に係わらず、ワード線ＷＬはＶｓｓレ
ベルになる。
の場合は、メインワード選択信号ＭＷＸがＨレベルとな
り、Ｎ型のトランジスタＱ２がオンするので、サブワー
ド選択信号の状態に係わらず、ワード線ＷＬはＶｓｓレ
ベルになる。
【００１０】以上の様に、図７のサブ・ワードドランバ
回路では、３個のトランジスタと３つの選択信号を供給
することが必要である。
回路では、３個のトランジスタと３つの選択信号を供給
することが必要である。
【００１１】図９は、従来のサブ・ワードドライバ回路
の他のＣＭＯＳ回路の例である。図１０はその動作を説
明するための各選択信号等のレベルを示している。メイ
ン・ワード選択信号が選択状態で、サブ・ワード選択信
号が選択状態の時は、メイン・ワード選択信号ＭＷＸが
Ｖｓｓ（グランド）レベルとなり、Ｐ型のトランジスタ
Ｑ４がオンし、サブ・ワード選択信号ＳＷＤＺに供給さ
れる電源電圧Ｖｃｃよりも高いＳＶｃにより、ワード線
が駆動されて、ＳＶｃレベルに立ち上がる。一方、メイ
ン・ワード選択信号が選択状態で、サブ・ワード選択信
号が非選択状態の時は、サブ・ワード選択信号ＳＷＤＺ
がＶｓｓレベルになる為、トランジスタＱ４を通じてワ
ード線ＷＬはＬレベルとなる。しかし、図６の場合と同
様に、Ｐ型トランジスタＱ４の特性に従って、ワード線
ＷＬの電位は、そのゲート電極の電位のＶｓｓレベルに
その閾値電圧を加えたレベルでフローティング状態とな
る。そこで、クランプ用のトランジスタとしてＮ型のト
ランジスタＱ６を設けて、強制的にワード線ＷＬをＶｓ
ｓレベルにしている。
の他のＣＭＯＳ回路の例である。図１０はその動作を説
明するための各選択信号等のレベルを示している。メイ
ン・ワード選択信号が選択状態で、サブ・ワード選択信
号が選択状態の時は、メイン・ワード選択信号ＭＷＸが
Ｖｓｓ（グランド）レベルとなり、Ｐ型のトランジスタ
Ｑ４がオンし、サブ・ワード選択信号ＳＷＤＺに供給さ
れる電源電圧Ｖｃｃよりも高いＳＶｃにより、ワード線
が駆動されて、ＳＶｃレベルに立ち上がる。一方、メイ
ン・ワード選択信号が選択状態で、サブ・ワード選択信
号が非選択状態の時は、サブ・ワード選択信号ＳＷＤＺ
がＶｓｓレベルになる為、トランジスタＱ４を通じてワ
ード線ＷＬはＬレベルとなる。しかし、図６の場合と同
様に、Ｐ型トランジスタＱ４の特性に従って、ワード線
ＷＬの電位は、そのゲート電極の電位のＶｓｓレベルに
その閾値電圧を加えたレベルでフローティング状態とな
る。そこで、クランプ用のトランジスタとしてＮ型のト
ランジスタＱ６を設けて、強制的にワード線ＷＬをＶｓ
ｓレベルにしている。
【００１２】従って、図９のワードドランバの例でも、
３個のトランジスタと３個の制御信号が必要になる。
３個のトランジスタと３個の制御信号が必要になる。
【００１３】
【発明が解決しようとする課題】前述した通り、サブ・
ワード線に分割してそれぞれをサブ・ワードドライバ回
路で駆動する場合は、従来の回路例では、サブ・ワード
ドライバ回路に３個のトランジスタが必要であり、更に
３個の選択信号を供給する必要がある。
ワード線に分割してそれぞれをサブ・ワードドライバ回
路で駆動する場合は、従来の回路例では、サブ・ワード
ドライバ回路に３個のトランジスタが必要であり、更に
３個の選択信号を供給する必要がある。
【００１４】図６のメモリセルブロック３の領域に示さ
れる通り、サブ・ワードドライバ回路がコラム方向に複
数形成され、それらに対して３本の選択信号を供給して
いる。従って、これらの回路とそれに供給する選択信号
線が使用する領域の面積は、メモリの大容量化に伴う微
細化の弊害となるものである。
れる通り、サブ・ワードドライバ回路がコラム方向に複
数形成され、それらに対して３本の選択信号を供給して
いる。従って、これらの回路とそれに供給する選択信号
線が使用する領域の面積は、メモリの大容量化に伴う微
細化の弊害となるものである。
【００１５】従って、本発明では、このサブ・ワードデ
ライバ回路の構成を単純化することを目的とする。
ライバ回路の構成を単純化することを目的とする。
【００１６】本発明の目的は、より単純化されたサブ・
ワードドライバ回路を有するメモリ回路を提供すること
にある。
ワードドライバ回路を有するメモリ回路を提供すること
にある。
【００１７】また、本発明の目的は、より少ない選択信
号でその動作が制御されるサブ・ワードドライバ回路を
有するメモリ回路を提供することにある。
号でその動作が制御されるサブ・ワードドライバ回路を
有するメモリ回路を提供することにある。
【００１８】また、本発明の目的は、２個のトランジス
タと２つの制御用の選択信号によって構成されるサブ・
ワードドライバ回路を提供することにある。
タと２つの制御用の選択信号によって構成されるサブ・
ワードドライバ回路を提供することにある。
【００１９】
【課題を解決するための手段】上記の目的は、本発明に
よれば、第一の電源とそれより高い第二の電源が供給さ
れるメモリ回路内であって、第一導電型の第一のトラン
ジスタと、該第一のトランジスタとゲートが共通に接続
され、ソースまたはドレイン電極の一方が該第一のトラ
ンジスタのソースまたはドレイン電極の一方に接続さ
れ、ソースまたはドレイン電極の他方が前記第一の電源
に接続された第二の導電型の第二のトランジスタとを有
し、該第一及び第二のトランジスタの共通に接続された
ソースまたはドレイン電極にワード線が接続され、前記
共通に接続されたゲート電極に、第一のアドレス信号群
をデコードして生成され、前記第二のトランジスタを導
通状態にする第一の電位と前記第一の電源より低い第二
の電位の内一方の電位になる第一の選択信号が供給さ
れ、前記第一のトランジスタのソースまたはドレイン電
極の他方の電極に、第二のアドレス信号群をデコードし
て生成され、前記ワード線の選択状態の電位の第三の電
位と前記第一の電源の電位以下の第四の電位の内一方の
電位になる第二の選択信号が供給されることを特徴とす
るワードドライバ回路を提供することにより達成され
る。
よれば、第一の電源とそれより高い第二の電源が供給さ
れるメモリ回路内であって、第一導電型の第一のトラン
ジスタと、該第一のトランジスタとゲートが共通に接続
され、ソースまたはドレイン電極の一方が該第一のトラ
ンジスタのソースまたはドレイン電極の一方に接続さ
れ、ソースまたはドレイン電極の他方が前記第一の電源
に接続された第二の導電型の第二のトランジスタとを有
し、該第一及び第二のトランジスタの共通に接続された
ソースまたはドレイン電極にワード線が接続され、前記
共通に接続されたゲート電極に、第一のアドレス信号群
をデコードして生成され、前記第二のトランジスタを導
通状態にする第一の電位と前記第一の電源より低い第二
の電位の内一方の電位になる第一の選択信号が供給さ
れ、前記第一のトランジスタのソースまたはドレイン電
極の他方の電極に、第二のアドレス信号群をデコードし
て生成され、前記ワード線の選択状態の電位の第三の電
位と前記第一の電源の電位以下の第四の電位の内一方の
電位になる第二の選択信号が供給されることを特徴とす
るワードドライバ回路を提供することにより達成され
る。
【００２０】ここで、第一導電型のトランジスタとは例
えばＰチャネル型のＭＯＳトランジスタであり、第二導
電型のトランジスタとは例えばＮチャネル型のＭＯＳト
ランジスタである。
えばＰチャネル型のＭＯＳトランジスタであり、第二導
電型のトランジスタとは例えばＮチャネル型のＭＯＳト
ランジスタである。
【００２１】第二の電位は、望ましくは、第一の電源の
電位より第一のトランジスタの閾値電圧以上低いレベル
である。実際にはメモリ回路内で生成される基板バイア
ス電位にすることが実用的で簡単である。
電位より第一のトランジスタの閾値電圧以上低いレベル
である。実際にはメモリ回路内で生成される基板バイア
ス電位にすることが実用的で簡単である。
【００２２】動作をより安定的にするためには、第四の
電位が、前記第一の電源の電位より低いことが望まし
い。例えば、第二の電位と同様に基板バイアス電位にす
ることが実用的である。
電位が、前記第一の電源の電位より低いことが望まし
い。例えば、第二の電位と同様に基板バイアス電位にす
ることが実用的である。
【００２３】このような構成にすることにより、ワード
ドライバ回路は２個のトランジスタから構成され、その
制御用の選択信号は２本だけで良くなる。上記の構成に
すると、Ｐチャネル型の第一のトランジスタのゲート電
極に供給される電位がグランドレベルよりもその閾値電
圧以上低いので、第一のトランジスタのソースまたはド
レイン電極に接続されるワード線の電位は、十分に低い
レベルにクランプされることができる。
ドライバ回路は２個のトランジスタから構成され、その
制御用の選択信号は２本だけで良くなる。上記の構成に
すると、Ｐチャネル型の第一のトランジスタのゲート電
極に供給される電位がグランドレベルよりもその閾値電
圧以上低いので、第一のトランジスタのソースまたはド
レイン電極に接続されるワード線の電位は、十分に低い
レベルにクランプされることができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。以下に示される図面の回路
は、本発明の実施の形態の例であり、本発明の技術的範
囲がかかる回路に限定されるものではないことは明らか
である。
て図面に従って説明する。以下に示される図面の回路
は、本発明の実施の形態の例であり、本発明の技術的範
囲がかかる回路に限定されるものではないことは明らか
である。
【００２５】［ワードドライバ回路］図１は、本発明に
係るサブ・ワードドライバ回路の例である。この例で
は、Ｐチャネル型のトランジスタＱ７とＮチャネル型の
トランジスタＱ８のＣＭＯＳ回路で構成されている。そ
して、共通のゲート電極には、メイン・ワード選択信号
ＭＷＸが供給される。またトランジスタＱ７のワード線
ＷＬと反対側の電極には、サブ・ワード選択信号ＳＷＤ
が供給される。このメイン・ワード選択信号ＭＷＸは、
従来例の場合と異なり、選択状態ではＶｓｓ（グラン
ド）レベルよりも低い電位となる。また、サブ・ワード
選択信号ＳＷＤは、非選択状態ではＶｓｓ（クランド）
レベルまたはＶｓｓ（クランド）レベルより低い電位と
なる。
係るサブ・ワードドライバ回路の例である。この例で
は、Ｐチャネル型のトランジスタＱ７とＮチャネル型の
トランジスタＱ８のＣＭＯＳ回路で構成されている。そ
して、共通のゲート電極には、メイン・ワード選択信号
ＭＷＸが供給される。またトランジスタＱ７のワード線
ＷＬと反対側の電極には、サブ・ワード選択信号ＳＷＤ
が供給される。このメイン・ワード選択信号ＭＷＸは、
従来例の場合と異なり、選択状態ではＶｓｓ（グラン
ド）レベルよりも低い電位となる。また、サブ・ワード
選択信号ＳＷＤは、非選択状態ではＶｓｓ（クランド）
レベルまたはＶｓｓ（クランド）レベルより低い電位と
なる。
【００２６】図中では、Ｖｓｓ（グランド）レベルより
低い電位の例として、半導体基板の電位として生成され
る基板バイアス電位ＶBBが利用されている。但し、基板
バイアス電位である必要はなく、非選択状態のワード線
ＷＬが十分Ｖｓｓ（グランド）レベルまで下がるのに必
要な低いレベルであれば良い。
低い電位の例として、半導体基板の電位として生成され
る基板バイアス電位ＶBBが利用されている。但し、基板
バイアス電位である必要はなく、非選択状態のワード線
ＷＬが十分Ｖｓｓ（グランド）レベルまで下がるのに必
要な低いレベルであれば良い。
【００２７】図１のサブ・ワードドライバ回路の動作に
ついて、図２を参照して説明する。先ず、メイン・ワー
ド選択信号ＭＷＸとサブ・ワード選択信号ＳＷＤとが共
に選択状態の時は、ワード線ＷＬも選択状態となる。こ
の時、メイン・ワード選択信号ＭＷＸは、グランドレベ
ルよりも低いＶBBレベルとなり、サブ・ワード選択信号
ＳＷＤは、電源電圧Ｖｃｃよりも高いレベルＳＶｃとな
る。その結果、Ｐ型のトランジスタＱ７がオン状態とな
り、ワード線ＷＬはサブ・ワード選択信号ＳＷＤと同じ
ＳＶｃレベルまで上昇する。そして、メモリセルＭＣの
トランジスタがオンして、キャパシタに記憶されていた
状態に従ってビット線ＢＬのレベルが上昇または下降す
る。
ついて、図２を参照して説明する。先ず、メイン・ワー
ド選択信号ＭＷＸとサブ・ワード選択信号ＳＷＤとが共
に選択状態の時は、ワード線ＷＬも選択状態となる。こ
の時、メイン・ワード選択信号ＭＷＸは、グランドレベ
ルよりも低いＶBBレベルとなり、サブ・ワード選択信号
ＳＷＤは、電源電圧Ｖｃｃよりも高いレベルＳＶｃとな
る。その結果、Ｐ型のトランジスタＱ７がオン状態とな
り、ワード線ＷＬはサブ・ワード選択信号ＳＷＤと同じ
ＳＶｃレベルまで上昇する。そして、メモリセルＭＣの
トランジスタがオンして、キャパシタに記憶されていた
状態に従ってビット線ＢＬのレベルが上昇または下降す
る。
【００２８】一方、メイン・ワード選択信号ＭＷＸが選
択状態であっても、サブ・ワード選択信号ＳＷＤが非選
択状態の時には、ワード線ＷＬは非選択状態となり、グ
ランドレベルまで下がる必要がある。ワード線ＷＬは、
Ｐ型トランジスタの特性に従って、そのゲート電極の電
圧にその閾値電圧Ｖthを加えた電位になるが、この例で
は、メイン・ワード選択信号ＭＷＸがグランドより低い
基板バイアス電位になっているため、ワード線ＷＬのレ
ベルは、ＶBB＋Ｖthとなる。従って、基板バイアス電位
ＶBBがグランドレベルよりＰ型トランジスタの閾値電圧
Ｖth以上低い場合には、ワード線ＷＬのレベルは、グラ
ンド電位以下になる。
択状態であっても、サブ・ワード選択信号ＳＷＤが非選
択状態の時には、ワード線ＷＬは非選択状態となり、グ
ランドレベルまで下がる必要がある。ワード線ＷＬは、
Ｐ型トランジスタの特性に従って、そのゲート電極の電
圧にその閾値電圧Ｖthを加えた電位になるが、この例で
は、メイン・ワード選択信号ＭＷＸがグランドより低い
基板バイアス電位になっているため、ワード線ＷＬのレ
ベルは、ＶBB＋Ｖthとなる。従って、基板バイアス電位
ＶBBがグランドレベルよりＰ型トランジスタの閾値電圧
Ｖth以上低い場合には、ワード線ＷＬのレベルは、グラ
ンド電位以下になる。
【００２９】サブ・ワード選択信号ＳＷＤの非選択状態
の電位は、Ｖｓｓ（グランド）レベルまたはそれより低
いレベル、例えば基板バイアス電位ＶBBになる。より安
定的に非選択のワード線ＷＬをグランド電位以下にする
為には、グランドレベルより低い基板バイアス電位にす
ることが望ましい。
の電位は、Ｖｓｓ（グランド）レベルまたはそれより低
いレベル、例えば基板バイアス電位ＶBBになる。より安
定的に非選択のワード線ＷＬをグランド電位以下にする
為には、グランドレベルより低い基板バイアス電位にす
ることが望ましい。
【００３０】メイン・ワード選択信号ＭＷＸが非選択状
態の時には、そのレベルは高い電源Ｖｃｃレベルとな
る。通常電源Ｖｃｃは、３ボルトまたは３．６ボルト等
のレベルに設定される。その結果、サブ・ワードドライ
バ回路では、Ｎ型トランジスタＱ８がオン状態となり、
ワード線ＷＬはトランジスタＱ８を介してグランドレベ
ルＶｓｓにクランプされる。この場合は、サブ・ワード
選択信号の状態には影響されない。
態の時には、そのレベルは高い電源Ｖｃｃレベルとな
る。通常電源Ｖｃｃは、３ボルトまたは３．６ボルト等
のレベルに設定される。その結果、サブ・ワードドライ
バ回路では、Ｎ型トランジスタＱ８がオン状態となり、
ワード線ＷＬはトランジスタＱ８を介してグランドレベ
ルＶｓｓにクランプされる。この場合は、サブ・ワード
選択信号の状態には影響されない。
【００３１】以上の様に、ワード線を駆動するワードド
ライバ回路は、２つのトランジスタで構成され、しかも
その制御用の選択信号も２つになる。そして、上記した
通り、最低限の条件としては、両トランジスタのゲート
に供給されるメイン・ワード選択信号ＭＷＸの選択状態
のレベルを、非選択状態のワード線のレベルよりもＰ型
トランジスタの閾値電圧分低い電位にすることである。
そうすることで、サブ・ワード選択信号ＳＷＤの非選択
状態のレベルまでワード線を十分クランプすることがで
きる。また、サブ・ワードデコーダとトランジスタＱ７
とを結ぶサブ・ワード選択信号線の電圧上昇や他の要因
などを考慮すると、サブ・ワード選択信号ＳＷＤも同様
に非選択状態のワード線のレベルよりも十分低い電位に
することが望ましい。
ライバ回路は、２つのトランジスタで構成され、しかも
その制御用の選択信号も２つになる。そして、上記した
通り、最低限の条件としては、両トランジスタのゲート
に供給されるメイン・ワード選択信号ＭＷＸの選択状態
のレベルを、非選択状態のワード線のレベルよりもＰ型
トランジスタの閾値電圧分低い電位にすることである。
そうすることで、サブ・ワード選択信号ＳＷＤの非選択
状態のレベルまでワード線を十分クランプすることがで
きる。また、サブ・ワードデコーダとトランジスタＱ７
とを結ぶサブ・ワード選択信号線の電圧上昇や他の要因
などを考慮すると、サブ・ワード選択信号ＳＷＤも同様
に非選択状態のワード線のレベルよりも十分低い電位に
することが望ましい。
【００３２】尚、メイン・ワード選択信号とサブ・ワー
ド選択信号は、図１に示した通りに供給される必要はな
く、反対の端子に供給されても良い。即ち、第一のアド
レス群をデコードして生成された第一の選択信号と、第
二のアドレス群をデコードして生成された第二の選択信
号とが、図１のＣＭＯＳ回路の共通ゲート電極と、Ｐ型
トランジスタＱ７のソースまたはドレイン電極に供給さ
れれば良いことは明らかである。
ド選択信号は、図１に示した通りに供給される必要はな
く、反対の端子に供給されても良い。即ち、第一のアド
レス群をデコードして生成された第一の選択信号と、第
二のアドレス群をデコードして生成された第二の選択信
号とが、図１のＣＭＯＳ回路の共通ゲート電極と、Ｐ型
トランジスタＱ７のソースまたはドレイン電極に供給さ
れれば良いことは明らかである。
【００３３】［メモリセルブロック全体構成］図３に、
図１のサブ・ワードドライバ回路を利用した場合のメモ
リセルブロックの全体構成を示す。図３全体ではメモリ
バンク２を示している。前述した通り、かかるメモリバ
ンク２の領域は、半導体チップ上に複数形成される。メ
モリバンク２内には、複数のメモリセルブロック３が形
成されている。図３の例では、二つのメモリセルブロッ
ク３が記載されている。
図１のサブ・ワードドライバ回路を利用した場合のメモ
リセルブロックの全体構成を示す。図３全体ではメモリ
バンク２を示している。前述した通り、かかるメモリバ
ンク２の領域は、半導体チップ上に複数形成される。メ
モリバンク２内には、複数のメモリセルブロック３が形
成されている。図３の例では、二つのメモリセルブロッ
ク３が記載されている。
【００３４】図３の下側半分に概略的に示した通り、メ
モリセルブロック３の、上下に隣接してセンスアンプＳ
Ａ１，２が設けられている。また、メモリセルブロック
３内には、セルマトリクス４とサブ・ワードドライバの
アレイＳＷＤＡとが交互に形成されている。そして、ワ
ード線を選択する為に、各セルアレイブロック３毎に、
メイン・ワードデコーダ回路５とサブ・ワードデコーダ
回路６とが設けられている。メイン・ワードデコーダ５
からのメイン・ワード選択信号ＭＷＸ０，１とサブ・ワ
ードデコーダ６からのサブ・ワード選択信号ＳＷＤ０−
３とが、サブ・ワードドライバ回路に供給され、両選択
信号が選択状態になっているサブ・ワードドライバ回路
が、ワード線を駆動してＨレベルに立ち上げる。７，８
はそれぞれのプリデコーダから供給されるアドレス信
号、ブロック選択信号等である。
モリセルブロック３の、上下に隣接してセンスアンプＳ
Ａ１，２が設けられている。また、メモリセルブロック
３内には、セルマトリクス４とサブ・ワードドライバの
アレイＳＷＤＡとが交互に形成されている。そして、ワ
ード線を選択する為に、各セルアレイブロック３毎に、
メイン・ワードデコーダ回路５とサブ・ワードデコーダ
回路６とが設けられている。メイン・ワードデコーダ５
からのメイン・ワード選択信号ＭＷＸ０，１とサブ・ワ
ードデコーダ６からのサブ・ワード選択信号ＳＷＤ０−
３とが、サブ・ワードドライバ回路に供給され、両選択
信号が選択状態になっているサブ・ワードドライバ回路
が、ワード線を駆動してＨレベルに立ち上げる。７，８
はそれぞれのプリデコーダから供給されるアドレス信
号、ブロック選択信号等である。
【００３５】図３の上側半分のメモリセルブロック３内
には、メイン・ワード選択信号とサブ・ワード選択信号
がどの様にサブ・ワードドライバ回路ＳＷＤに供給され
るかが示されている。メイン・ワードデコーダ５は、一
つのメモリセルブロック３内の例えば２５６本のワード
線の内４本を選択するようメイン・ワード選択信号ＭＷ
Ｘを出力する。そして、分割されたワード線ＷＬにそれ
ぞれ接続されたサブ・ワードドライバＳＷＤにそのメイ
ン・ワード選択信号が供給される。また、サブ・ワード
デコーダ６は、上記４本のワード線の内の一本を選択す
る為に、それぞれのサブ・ワード選択信号ＳＷＤ０−３
をそれぞれのサブ・ワードドライバＳＷＤに供給する。
には、メイン・ワード選択信号とサブ・ワード選択信号
がどの様にサブ・ワードドライバ回路ＳＷＤに供給され
るかが示されている。メイン・ワードデコーダ５は、一
つのメモリセルブロック３内の例えば２５６本のワード
線の内４本を選択するようメイン・ワード選択信号ＭＷ
Ｘを出力する。そして、分割されたワード線ＷＬにそれ
ぞれ接続されたサブ・ワードドライバＳＷＤにそのメイ
ン・ワード選択信号が供給される。また、サブ・ワード
デコーダ６は、上記４本のワード線の内の一本を選択す
る為に、それぞれのサブ・ワード選択信号ＳＷＤ０−３
をそれぞれのサブ・ワードドライバＳＷＤに供給する。
【００３６】図３の例では、センスアンプＳＡ０−２
は、メモリセルブロック３の上下に隣接して設けられて
いる。こうすることで、隣接するメモリセルブロック３
がその間にあるセンスアンプを共用することが可能にな
り、その分センスアンプによって専有される面積を減ら
すことができる。図３中には、簡単の為にビット線は省
略されている。
は、メモリセルブロック３の上下に隣接して設けられて
いる。こうすることで、隣接するメモリセルブロック３
がその間にあるセンスアンプを共用することが可能にな
り、その分センスアンプによって専有される面積を減ら
すことができる。図３中には、簡単の為にビット線は省
略されている。
【００３７】図４は、図３のメモリセルブロックを更に
詳細に示した回路例である。ＷＬ０−７はビット線であ
り、行方向に分割されて配置されている。ＢＬはビット
線であり、隣接するセンスアンプＳＡに接続されてい
る。ワード線ＷＬとビット線ＢＬの交差部にはメモリセ
ルＭＣが設けられている。図４では１個のＮチャネル型
トランジスタと１個のキャパシタから構成された例が示
されている。ワード線ＷＬ０にはサブ・ワードドライバ
ＳＷ０が接続されている。ワード線ＷＬ１には、サブ・
ワードドランバＳＷ１が接続されている。サブ・ワード
ドライバＳＷ２，ＳＷ３には、両側のセルマトリクス領
域に配置されるワード線ＷＬ２，ＷＬ３が接続されてい
る。そして、それらのサブ・ワードドライバは、図１で
示した回路例であり、ゲート電極にはメイン・ワードデ
コーダ５からの選択信号ＭＷＸ０，１が供給され、サブ
・ワードデコーダ６からの対応する選択信号ＳＷＤ０−
３がＰ型トランジスタＱ７のソースまたはドレイン電極
に供給される。
詳細に示した回路例である。ＷＬ０−７はビット線であ
り、行方向に分割されて配置されている。ＢＬはビット
線であり、隣接するセンスアンプＳＡに接続されてい
る。ワード線ＷＬとビット線ＢＬの交差部にはメモリセ
ルＭＣが設けられている。図４では１個のＮチャネル型
トランジスタと１個のキャパシタから構成された例が示
されている。ワード線ＷＬ０にはサブ・ワードドライバ
ＳＷ０が接続されている。ワード線ＷＬ１には、サブ・
ワードドランバＳＷ１が接続されている。サブ・ワード
ドライバＳＷ２，ＳＷ３には、両側のセルマトリクス領
域に配置されるワード線ＷＬ２，ＷＬ３が接続されてい
る。そして、それらのサブ・ワードドライバは、図１で
示した回路例であり、ゲート電極にはメイン・ワードデ
コーダ５からの選択信号ＭＷＸ０，１が供給され、サブ
・ワードデコーダ６からの対応する選択信号ＳＷＤ０−
３がＰ型トランジスタＱ７のソースまたはドレイン電極
に供給される。
【００３８】図４に示される通り、メイン・ワードデコ
ーダ５の高い側の電源はＶｃｃであるのに対して、低い
方の電位として基板バイアス電圧ＶBBが使用されてい
る。メイン・ワードデコーダ５の回路例として、Ｐ型の
トランジスタＱ９，Ｑ１１，Ｑ１３，Ｑ１４と、Ｎ型の
トランジスタＱ１０，Ｑ１２，Ｑ１５，Ｑ１６から構成
される二つのデコーダ回路が示されている。トランジス
タＱ１１，Ｑ１２，Ｑ１３には共通にブロック選択信号
７−５（アドレス信号７の一部）が供給される。また、
トランジスタＱ９，Ｑ１０及びＱ１４，Ｑ１５及びＱ１
６にはそれぞれ異なるアドレス信号７が供給される。
今、ブロック選択信号がＨレベルになると、トランジス
タＱ１２がオンして、デコーダ回路全体が活性化状態と
なる。そして、残りのアドレス信号の状態に応じて、各
デコーダが選択信号ＭＷＸ０，１を選択状態または非選
択状態のレベルとする。
ーダ５の高い側の電源はＶｃｃであるのに対して、低い
方の電位として基板バイアス電圧ＶBBが使用されてい
る。メイン・ワードデコーダ５の回路例として、Ｐ型の
トランジスタＱ９，Ｑ１１，Ｑ１３，Ｑ１４と、Ｎ型の
トランジスタＱ１０，Ｑ１２，Ｑ１５，Ｑ１６から構成
される二つのデコーダ回路が示されている。トランジス
タＱ１１，Ｑ１２，Ｑ１３には共通にブロック選択信号
７−５（アドレス信号７の一部）が供給される。また、
トランジスタＱ９，Ｑ１０及びＱ１４，Ｑ１５及びＱ１
６にはそれぞれ異なるアドレス信号７が供給される。
今、ブロック選択信号がＨレベルになると、トランジス
タＱ１２がオンして、デコーダ回路全体が活性化状態と
なる。そして、残りのアドレス信号の状態に応じて、各
デコーダが選択信号ＭＷＸ０，１を選択状態または非選
択状態のレベルとする。
【００３９】メイン・ワード選択信号ＭＷＸ０が選択状
態の場合では、例えばアドレス信号７−３がＨレベル、
アドレス信号７−２がＨレベルとなり、トランジスタＱ
１０，Ｑ１６がオン状態となる。その結果、メイン・ワ
ード選択信号ＭＷＸ０は、基板バイアス電位ＶBBとな
る。その時、メイン・ワード選択信号ＭＷＸ１の方は、
アドレス信号７−４がＬレベルとなりトランジスタＱ１
４がオンとなり、その選択信号ＭＷＸ１はＶｃｃ（Ｈレ
ベル）となる。
態の場合では、例えばアドレス信号７−３がＨレベル、
アドレス信号７−２がＨレベルとなり、トランジスタＱ
１０，Ｑ１６がオン状態となる。その結果、メイン・ワ
ード選択信号ＭＷＸ０は、基板バイアス電位ＶBBとな
る。その時、メイン・ワード選択信号ＭＷＸ１の方は、
アドレス信号７−４がＬレベルとなりトランジスタＱ１
４がオンとなり、その選択信号ＭＷＸ１はＶｃｃ（Ｈレ
ベル）となる。
【００４０】サブ・ワードデコーダ６の場合も、同様の
回路によって、サブ・ワード選択信号にＳＶｃレベルと
ＶBBレベルとを出力することになる。そして、両選択信
号を供給されるサブ・ワードドライバ回路は、図１及び
２に従って説明した通りの動作をする。
回路によって、サブ・ワード選択信号にＳＶｃレベルと
ＶBBレベルとを出力することになる。そして、両選択信
号を供給されるサブ・ワードドライバ回路は、図１及び
２に従って説明した通りの動作をする。
【００４１】図５は、本発明の実施の形態のタイミング
チャートの例である。図４の例で、ワード線ＷＬ０が選
択される場合についてのタイミングチャートである。こ
の例では、サブ・ワード選択信号は、非選択状態で基板
バイアス電圧ＶBBになっている。
チャートの例である。図４の例で、ワード線ＷＬ０が選
択される場合についてのタイミングチャートである。こ
の例では、サブ・ワード選択信号は、非選択状態で基板
バイアス電圧ＶBBになっている。
【００４２】図５に示した様に、例えばロー・アドレス
・ストローブ信号ＲＡＳのタイミング時刻ｔａにおい
て、メモリ回路がアクティブ状態となる。その結果、供
給されるアドレス信号に応じて、各デコーダの出力が変
化することになる。図５の例では、ワード線ＷＬ０が選
択される例である為、メイン・ワード選択信号ＭＷＸ０
は電源Ｖｃｃレベルから基板バイアス電位ＶBBまで降下
し、サブ・ワード選択信号ＳＷＤ０は基板バイアス電位
ＶBBから電源より高い電位ＳＶｃまで上昇することにな
る。
・ストローブ信号ＲＡＳのタイミング時刻ｔａにおい
て、メモリ回路がアクティブ状態となる。その結果、供
給されるアドレス信号に応じて、各デコーダの出力が変
化することになる。図５の例では、ワード線ＷＬ０が選
択される例である為、メイン・ワード選択信号ＭＷＸ０
は電源Ｖｃｃレベルから基板バイアス電位ＶBBまで降下
し、サブ・ワード選択信号ＳＷＤ０は基板バイアス電位
ＶBBから電源より高い電位ＳＶｃまで上昇することにな
る。
【００４３】一方、非選択のワード線に対応するサブ・
ワード選択信号ＳＷＤ１−３は基板バイアス電位ＶBBま
で降下し、メイン・ワード選択信号ＭＷＸ１は電源電圧
Ｖｃｃに上昇する。その結果、図１にて説明した通り、
サブ・ワードドライバＳＷ０は、ワード線ＷＬ０を駆動
してＳＶｃレベルまで上昇させる。また、その他のサブ
・ワードドライバＳＷ１−３は、Ｐ型トランジスタＱ７
を介してワード線をサブ・ワード選択信号ＳＷＤ１−３
の基板バイアス電位ＶBBに接続され、各ワード線はＬレ
ベルにクランプされることになる。
ワード選択信号ＳＷＤ１−３は基板バイアス電位ＶBBま
で降下し、メイン・ワード選択信号ＭＷＸ１は電源電圧
Ｖｃｃに上昇する。その結果、図１にて説明した通り、
サブ・ワードドライバＳＷ０は、ワード線ＷＬ０を駆動
してＳＶｃレベルまで上昇させる。また、その他のサブ
・ワードドライバＳＷ１−３は、Ｐ型トランジスタＱ７
を介してワード線をサブ・ワード選択信号ＳＷＤ１−３
の基板バイアス電位ＶBBに接続され、各ワード線はＬレ
ベルにクランプされることになる。
【００４４】そして、ワード線ＷＬ０が立ち上がった時
点で、センスアンプにラッチ制御信号ＬＥを供給するこ
とで、ビット線ＢＬに読みだされたメモリセルＭＣの情
報に従う上昇または下降レベルが増幅される。
点で、センスアンプにラッチ制御信号ＬＥを供給するこ
とで、ビット線ＢＬに読みだされたメモリセルＭＣの情
報に従う上昇または下降レベルが増幅される。
【００４５】
【発明の効果】以上説明した通り、本発明に従えば、サ
ブ・ワードドライバ回路が２つのトランジスタで構成さ
れ、しかもそれに供給する選択信号は２本になる。従っ
て、図３、４に示される通り、サブ・ワードドライバの
アレイ領域の専有面積を少なくすることができる。
ブ・ワードドライバ回路が２つのトランジスタで構成さ
れ、しかもそれに供給する選択信号は２本になる。従っ
て、図３、４に示される通り、サブ・ワードドライバの
アレイ領域の専有面積を少なくすることができる。
【図１】本発明のサブ・ワードドライバ回路の例であ
る。
る。
【図２】図１の回路の動作説明の表である。
【図３】本発明に係るメモリセルブロックの全体構成図
である。
である。
【図４】本発明に係るメモリセルブロックの詳細回路例
である。
である。
【図５】本発明の実施の形態のタイミングチャート図で
ある。
ある。
【図６】従来例を示す図である。
【図７】従来のサブ・ワードドライバ回路の例である。
【図８】図７の回路の動作説明の表である。
【図９】従来のサブ・ワードドライバ回路の例である。
【図１０】図９の回路の動作説明の表である。
Ｖｓｓ 第一の電源 Ｖｃｃ 第二の電源 Ｑ７ 第一のトランジスタ Ｑ８ 第二のトランジスタ ＭＷＸ 第一の選択信号、メイン・ワード選択信号 ＳＷＤ 第二の選択信号、サブ・ワード選択信号 ＷＬ ワード線 ＢＬ ビット線 ３ メモリセルブロック ４ セルマトリクス ５ メイン・ワードデコーダ ６ サブ・ワードデコーダ
Claims (14)
- 【請求項１】第一の電源とそれより高い第二の電源が供
給されるメモリ回路内であって、 第一導電型の第一のトランジスタと、 該第一のトランジスタとゲートが共通に接続され、ソー
スまたはドレイン電極の一方が該第一のトランジスタの
ソースまたはドレイン電極の一方に接続され、ソースま
たはドレイン電極の他方が前記第一の電源に接続された
第二の導電型の第二のトランジスタとを有し、 該第一及び第二のトランジスタの共通に接続されたソー
スまたはドレイン電極にワード線が接続され、 前記共通に接続されたゲート電極に、第一のアドレス信
号群をデコードして生成され、前記第二のトランジスタ
を導通状態にする第一の電位と前記第一の電源より低い
第二の電位の内一方の電位になる第一の選択信号が供給
され、 前記第一のトランジスタのソースまたはドレイン電極の
他方の電極に、第二のアドレス信号群をデコードして生
成され、前記ワード線の選択状態の電位の第三の電位と
前記第一の電源の電位以下の第四の電位の内一方の電位
になる第二の選択信号が供給されることを特徴とするワ
ードドライバ回路。 - 【請求項２】請求項１記載のワードドライバ回路におい
て、 前記第二の電位が、前記第一の電源の電位より該第一の
トランジスタの閾値電圧以上低いレベルであることを特
徴とするワードドライバ回路。 - 【請求項３】請求項１記載のワードドライバ回路におい
て、 前記第四の電位が、前記第一の電源の電位より低いこと
を特徴とするワードドライバ回路。 - 【請求項４】請求項３記載のワードドライバ回路におい
て、 前記第四の電位が、前記第二の電位とほぼ同じレベルで
あることを特徴とするワードドライバ回路。 - 【請求項５】請求項１記載のワードドライバ回路におい
て、 前記第二の電位が、前記メモリ回路内で生成された基板
バイアス電位であることを特徴とするワードドライバ回
路。 - 【請求項６】請求項１記載のワードドライバ回路におい
て、 前記第四の電位が、前記メモリ回路内で生成された基板
バイアス電位であることを特徴とするワードドライバ回
路。 - 【請求項７】請求項１記載のワードドライバ回路におい
て、 前記第一の電位が前記第二の電源の電位と同等またはそ
の近傍の電位であることを特徴とするワードドライバ回
路。 - 【請求項８】グランドレベルにある第一の電源と、それ
より高いレベルにある第二の電源が供給されるメモリ回
路内であって、 ワードドライバ回路が、 第一、第二の入力端子と、 ワード線に接続された出力端子とゲートが前記第一の入
力端子に接続され、ソースまたはドレイン電極の一方が
前記第二の入力端子に接続され、ソースまたはドレイン
電極の他方が前記出力端子に接続されたＰチャネル型の
第一のトランジスタと、 ゲートが前記第一の入力端子に接続され、ソースまたは
ドレイン電極の一方が前記第一の電源に接続され、ソー
スまたはドレイン電極の他方が前記出力端子に接続され
たＮチャネル型の第二のトランジスタとを有し、 前記第一の入力端子には、第一のアドレス群をデコード
して生成され、前記第二のトランジスタを導通にするに
必要な第一の電位と前記第一の電源より低い第二の電位
の内一方の電位になる第一の選択信号が供給され、 前記第二の入力端子には、前記ワード線を選択状態にす
る時の当該電位である第三の電位と前記第一の電源の電
位以下の第四の電位の内一方の電位になる第二の選択信
号が供給されることを特徴とするワードドライバ回路。 - 【請求項９】請求項８記載のワードドライバ回路におい
て、 前記第二の電位が、メモリ回路内で生成される基板バイ
アス電位であることを特徴とするワードドライバ回路。 - 【請求項１０】請求項８記載のワードドライバ回路にお
いて、 前記第四の電位が、メモリ回路内で生成される基板バイ
アス電位であることを特徴とするワードドライバ回路。 - 【請求項１１】グランドレベルにある第一の電源と、そ
れより高いレベルにある第二の電源が供給されるメモリ
回路であって、 複数の行に渡って配置され、各行毎に複数に分割された
ワード線と、 該ワード線に交差する複数のビット線と、 前記ワード線とビット線の交差部に設けられた複数のメ
モリセルと、 第一のアドレス群をデコードし、メイン・ワード選択信
号を出力するメインワードデコーダと、 第二のアドレス群をデコードし、サブ・ワード選択信号
を出力するサブ・ワードデコーダと、 対応する前記メイン・ワード選択信号とサブ・ワード選
択信号がそれぞれ供給され、対応する行内の複数のワー
ド線にそれぞれ接続される複数のサブ・ワードドライバ
回路とを有し、 前記サブ・ワードドライバ回路は、 前記メイン・ワード選択信号が供給される第一入力端子
と、 前記サブ・ワード選択信号が供給される第二の入力端子
と、 ワード線に接続された出力端子とゲートが前記第一の入
力端子に接続され、ソースまたはドレイン電極の一方が
前記第二の入力端子に接続され、ソースまたはドレイン
電極の他方が前記出力端子に接続されたＰチャネル型の
第一のトランジスタと、 ゲートが前記第一の入力端子に接続され、ソースまたは
ドレイン電極の一方が前記第一の電源に接続され、ソー
スまたはドレイン電極の他方が前記出力端子に接続され
たＮチャネル型の第二のトランジスタとを有し、 前記メイン・ワード選択信号は、非選択状態で前記第二
のトランジスタを導通にするに必要な第一の電位とな
り、選択状態で前記第一の電源より低い第二の電位とな
り、 前記サブ・ワード選択信号は、選択状態で前記ワード線
を選択状態にする時の当該電位である第三の電位とな
り、非選択状態で前記第一の電源の電位以下の第四の電
位となることを特徴とするメモリ回路。 - 【請求項１２】請求項１１記載のメモリ回路において、 前記第二の電位が、メモリ回路内で生成される基板バイ
アス電位であることを特徴とするメモリ回路。 - 【請求項１３】請求項１１記載のメモリ回路において、 前記第四の電位が、メモリ回路内で生成される基板バイ
アス電位であることを特徴とするメモリ回路。 - 【請求項１４】グランドレベルにある第一の電源と、そ
れより高いレベルにある第二の電源が供給されるメモリ
回路であって、 複数の行に渡って配置され、各行毎に複数に分割された
ワード線と、 該ワード線に交差する複数のビット線と、 前記ワード線とビット線の交差部に設けられた複数のメ
モリセルと、 第一のアドレス群をデコードし、第一の選択信号を出力
する第一のワードデコーダと、 第二のアドレス群をデコードし、第二の選択信号を出力
する第二のワードデコーダと、 対応する前記第一の選択信号と第二の選択信号がそれぞ
れ供給され、対応する行内の複数のワード線にそれぞれ
接続される複数のワードドライバ回路とを有し、 前記サブ・ワードドライバ回路は、相補型のＭＯＳトラ
ンジスタ回路から構成され、 前記第一の選択信号は、選択・非選択状態に応じて第二
の電源の第一の電位と前記第一の電源より低い第二の電
位の内一方の電位となり、 前記第二の選択信号は、選択・非選択状態に応じて前記
ワード線を選択状態にする時の当該電位である第三の電
位と前記第一の電源の電位以下の第四の電位の内一方の
電位となることを特徴とするメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34061595A JP3636233B2 (ja) | 1995-12-27 | 1995-12-27 | ワードドライバ回路及びそれを利用したメモリ回路 |
| US08/686,385 US5640359A (en) | 1995-12-27 | 1996-07-25 | Word driver circuit and a memory circuit using the same |
| KR1019960073602A KR970051299A (ko) | 1995-12-27 | 1996-12-27 | 워드 드라이버 회로와 그를 이용한 메모리 회로 |
| KR1019960073602A KR100232415B1 (ko) | 1995-12-27 | 1996-12-27 | 워드 드라이버 회로와 그를 이용한 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34061595A JP3636233B2 (ja) | 1995-12-27 | 1995-12-27 | ワードドライバ回路及びそれを利用したメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180444A true JPH09180444A (ja) | 1997-07-11 |
| JP3636233B2 JP3636233B2 (ja) | 2005-04-06 |
Family
ID=18338676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34061595A Expired - Lifetime JP3636233B2 (ja) | 1995-12-27 | 1995-12-27 | ワードドライバ回路及びそれを利用したメモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5640359A (ja) |
| JP (1) | JP3636233B2 (ja) |
| KR (2) | KR970051299A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178122B1 (en) | 1998-08-11 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Boosted-voltage drive circuit operable with high reliability and semiconductor memory device employing the same |
| KR100313787B1 (ko) * | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
| US7075852B2 (en) | 2003-10-28 | 2006-07-11 | Elpida Memory, Inc. | Semiconductor memory device of hierarchy word type and sub word driver circuit |
| KR100850283B1 (ko) * | 2007-01-25 | 2008-08-04 | 삼성전자주식회사 | 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법 |
| JP2011008902A (ja) * | 2009-05-27 | 2011-01-13 | Renesas Electronics Corp | ワード線選択回路、ロウデコーダ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10112181A (ja) * | 1996-10-08 | 1998-04-28 | Fujitsu Ltd | 半導体記憶装置 |
| KR100253277B1 (ko) * | 1997-02-19 | 2000-05-01 | 김영환 | 계층적워드라인구조 |
| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
| JP2000113670A (ja) * | 1998-10-05 | 2000-04-21 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US7110319B2 (en) * | 2004-08-27 | 2006-09-19 | Micron Technology, Inc. | Memory devices having reduced coupling noise between wordlines |
| KR20160074907A (ko) * | 2014-12-19 | 2016-06-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 워드라인 구동회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3451118B2 (ja) * | 1993-12-15 | 2003-09-29 | 株式会社日立製作所 | 半導体不揮発性記憶装置 |
-
1995
- 1995-12-27 JP JP34061595A patent/JP3636233B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-25 US US08/686,385 patent/US5640359A/en not_active Expired - Lifetime
- 1996-12-27 KR KR1019960073602A patent/KR970051299A/ko not_active IP Right Cessation
- 1996-12-27 KR KR1019960073602A patent/KR100232415B1/ko active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178122B1 (en) | 1998-08-11 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Boosted-voltage drive circuit operable with high reliability and semiconductor memory device employing the same |
| US6327195B2 (en) | 1998-08-11 | 2001-12-04 | Mitsubishi Denki Kabushiki Kaisha | Boosted-voltage drive circuit operable with high reliability and semiconductor memory device employing the same |
| KR100313787B1 (ko) * | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
| US7075852B2 (en) | 2003-10-28 | 2006-07-11 | Elpida Memory, Inc. | Semiconductor memory device of hierarchy word type and sub word driver circuit |
| KR100850283B1 (ko) * | 2007-01-25 | 2008-08-04 | 삼성전자주식회사 | 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법 |
| US7907467B2 (en) | 2007-01-25 | 2011-03-15 | Samsung Electronics Co., Ltd. | Resistance semiconductor memory device having three-dimensional stack and word line decoding method thereof |
| JP2011008902A (ja) * | 2009-05-27 | 2011-01-13 | Renesas Electronics Corp | ワード線選択回路、ロウデコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100232415B1 (ko) | 1999-12-01 |
| KR970051299A (ko) | 1997-07-29 |
| JP3636233B2 (ja) | 2005-04-06 |
| US5640359A (en) | 1997-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6980454B2 (en) | Low-power consumption semiconductor memory device | |
| US10607689B2 (en) | Apparatuses and methods for providing driving signals in semiconductor devices | |
| US6891745B2 (en) | Design concept for SRAM read margin | |
| JP4552258B2 (ja) | 半導体記憶装置 | |
| US5691933A (en) | Semiconductor memory device having improved bit line distribution | |
| US11942142B2 (en) | Memory subword driver circuits with common transistors at word lines | |
| JPH10284705A (ja) | ダイナミック型ｒａｍ | |
| JPH11297950A (ja) | 半導体集積回路装置 | |
| KR20010095329A (ko) | 반도체장치 | |
| JP4219663B2 (ja) | 半導体記憶装置及び半導体集積回路 | |
| JPH10302469A (ja) | 半導体記憶装置 | |
| JP3636233B2 (ja) | ワードドライバ回路及びそれを利用したメモリ回路 | |
| CN115810372A (zh) | 用于单端感测放大器的设备及方法 | |
| WO2017145312A1 (ja) | 半導体記憶装置 | |
| JP4245147B2 (ja) | 階層ワード線方式の半導体記憶装置と、それに使用されるサブワードドライバ回路 | |
| US6097648A (en) | Semiconductor memory device having plurality of equalizer control line drivers | |
| JPH10275468A (ja) | ダイナミック型ｒａｍ | |
| US6973002B2 (en) | Semiconductor integrated circuit comprising sense amplifier activating circuit for activating sense amplifier circuit | |
| US6469947B2 (en) | Semiconductor memory device having regions with independent word lines alternately selected for refresh operation | |
| JPH1186549A (ja) | ダイナミック型ｒａｍ | |
| JP2000036193A (ja) | 半導体集積回路装置 | |
| JP2003007852A (ja) | 半導体記憶装置 | |
| KR20030074142A (ko) | 고속 감지 증폭기를 이용한 반도체 장치 | |
| JP2000163960A (ja) | 半導体集積回路装置 | |
| JPH1186554A (ja) | ダイナミック型ｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040524 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041228 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |