JP2519593B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2519593B2 JP2519593B2 JP2287890A JP28789090A JP2519593B2 JP 2519593 B2 JP2519593 B2 JP 2519593B2 JP 2287890 A JP2287890 A JP 2287890A JP 28789090 A JP28789090 A JP 28789090A JP 2519593 B2 JP2519593 B2 JP 2519593B2
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に複数のメモリ
アレイブロックを含む半導体記憶装置に関する。
アレイブロックを含む半導体記憶装置に関する。
［従来の技術］ 第13図は、従来のスタティックランダムアクセスメモ
リ（以下、SRAMと呼ぶ）の一部分の構成を示す回路図で
ある。この半導体記憶装置は特開昭61−190786号公報に
示されている。
リ（以下、SRAMと呼ぶ）の一部分の構成を示す回路図で
ある。この半導体記憶装置は特開昭61−190786号公報に
示されている。
第13図において、メモリセルアレイ10は、複数のワー
ド線WL、ワード線WLに交差する複数のビット線対BL,▲
▼およびそれらの交点に設けられた複数のメモリセ
ルMCを含む。このメモリセルアレイ10は４行４列の構成
を有する。各ビット線対BL,▲▼はビット線負荷ト
ランジスタQ11,Q12を介して第１の電源線V1に接続され
ている。また、各ビット線対BL,▲▼はトランスフ
ァゲートトランジスタQ13,Q14を介して入出力線対I/O,
▲▼に接続されている。
ド線WL、ワード線WLに交差する複数のビット線対BL,▲
▼およびそれらの交点に設けられた複数のメモリセ
ルMCを含む。このメモリセルアレイ10は４行４列の構成
を有する。各ビット線対BL,▲▼はビット線負荷ト
ランジスタQ11,Q12を介して第１の電源線V1に接続され
ている。また、各ビット線対BL,▲▼はトランスフ
ァゲートトランジスタQ13,Q14を介して入出力線対I/O,
▲▼に接続されている。
Ｘデコーダ20は、Ｘアドレス信号に応答してワード線
選択回路40を活性化するための信号を出力する。ワード
線選択回路40は、複数のワード線WLに対応して複数のNO
RゲートG2を含む。各NORゲートG2の出力は対応するワー
ド線WLに与えられる。Ｙデコーダ30は、Ｒアドレス信号
に応答してビット線選択回路60を活性化するための信号
を出力する。ビット線選択回路60は、複数のビット線対
BL,▲▼に対応して複数のNORゲートG3を含む。各NO
RゲートG3の出力は、対応するトランスファゲートトラ
ンジスタQ13,Q14のゲートに与えられる。
選択回路40を活性化するための信号を出力する。ワード
線選択回路40は、複数のワード線WLに対応して複数のNO
RゲートG2を含む。各NORゲートG2の出力は対応するワー
ド線WLに与えられる。Ｙデコーダ30は、Ｒアドレス信号
に応答してビット線選択回路60を活性化するための信号
を出力する。ビット線選択回路60は、複数のビット線対
BL,▲▼に対応して複数のNORゲートG3を含む。各NO
RゲートG3の出力は、対応するトランスファゲートトラ
ンジスタQ13,Q14のゲートに与えられる。
入出力線対I/O,▲▼には、差動増幅型のローカ
ルセンスアンプLSAおよび書込みドライバWDが接続され
ている。ローカルセンスアンプLSAおよび書込みドライ
バWDが読しし／書込み増幅回路50を構成する。
ルセンスアンプLSAおよび書込みドライバWDが接続され
ている。ローカルセンスアンプLSAおよび書込みドライ
バWDが読しし／書込み増幅回路50を構成する。
ローカルセンスアンプLSAは、バイポーラトランジス
タQ21,Q22およびＮチャンネルMOSトランジスタQ23を含
む。このローカルセンスアンプLSAは、センスアンプ選
択回路70の出力に応答して活性化され、入出力線対I/O,
▲▼間の電位差を検出および増幅し、増幅された
電位差を読出しデータバスRa,Rbに与える。
タQ21,Q22およびＮチャンネルMOSトランジスタQ23を含
む。このローカルセンスアンプLSAは、センスアンプ選
択回路70の出力に応答して活性化され、入出力線対I/O,
▲▼間の電位差を検出および増幅し、増幅された
電位差を読出しデータバスRa,Rbに与える。
書込みドライバWDは、ＮチャンテルMOSトランジスタQ
31〜Q34を含む。トランジスタQ31は第１の電源線V1と入
出力線I/Oとの間に接続され、トランジスタQ33は第１の
電源線V1と入出力線▲▼との間に接続される。ト
ランジスタQ32は第２の電源線V2と入出力線I/Oとの間に
接続され、トランジスタQ34は第２の電源線V2と入出力
線▲▼との間に接続される。トランジスタQ31,Q3
4のゲートに書込みデータバスWaが接続される。トラン
ジスタQ32,Q33のゲートには書込みデータバスWbが接続
される。書込みデータバスWa,Wbには書込みアンプ80の
出力が与えられる。
31〜Q34を含む。トランジスタQ31は第１の電源線V1と入
出力線I/Oとの間に接続され、トランジスタQ33は第１の
電源線V1と入出力線▲▼との間に接続される。ト
ランジスタQ32は第２の電源線V2と入出力線I/Oとの間に
接続され、トランジスタQ34は第２の電源線V2と入出力
線▲▼との間に接続される。トランジスタQ31,Q3
4のゲートに書込みデータバスWaが接続される。トラン
ジスタQ32,Q33のゲートには書込みデータバスWbが接続
される。書込みデータバスWa,Wbには書込みアンプ80の
出力が与えられる。
一方、読出しデータバスRa,Rbには、出力回路90が接
続されている。出力回路90は、クランプ電位発生回路C
L、電流検出型のメインセンスアンプMSAおよびECLレベ
ル出力回路OCを含む。
続されている。出力回路90は、クランプ電位発生回路C
L、電流検出型のメインセンスアンプMSAおよびECLレベ
ル出力回路OCを含む。
クランプ電位発生回路CLは、ダイオードD1、バイポー
ラトランジスタQ41および抵抗R1を含む。ダイオードD1
は第１の電源線V1とトランジスタQ41のコレクタとの間
に接続される。トランジスタQ41のベースには定電流発
生用基準電位VRが与えられ、エミッタは抵抗R1を介して
第２の電源線V2に接続される。トランジスタQ41および
抵抗R1が定電流源を構成する。
ラトランジスタQ41および抵抗R1を含む。ダイオードD1
は第１の電源線V1とトランジスタQ41のコレクタとの間
に接続される。トランジスタQ41のベースには定電流発
生用基準電位VRが与えられ、エミッタは抵抗R1を介して
第２の電源線V2に接続される。トランジスタQ41および
抵抗R1が定電流源を構成する。
メインセンスアンプMSAは、クランプ用トランジスタQ
42,Q43、エミッタフォロワトランジスタQ44,Q45、レベ
ルシフト用ダイオードD2,D3、抵抗R2,R3および定電流源
CS1〜CS4を含む。トランジスタQ42,Q43のコレクタはそ
れぞれ抵抗R2,R3を介して第１の電源線V1に接続され
る。トランジスタQ42,Q43のベースにはクランプ電位発
生回路CLの出力が与えられる。トランジスタQ42のエミ
ッタは読出しデータバスRbおよび定電流源CS1に接続さ
れる。トランジスタQ43のエミッタは読出しデータバスR
aおよび定電流源CS2に接続される。トランジスタQ44,Q4
5のベースにはそれぞれ抵抗R2,R3の出力が与えられる。
トランジスタQ44のエミッタはダイオードD2を介して定
電流源CS3に接続される。トランジスタQ45のエミッタは
ダイオードD3を介して定電流源CS4に接続される。
42,Q43、エミッタフォロワトランジスタQ44,Q45、レベ
ルシフト用ダイオードD2,D3、抵抗R2,R3および定電流源
CS1〜CS4を含む。トランジスタQ42,Q43のコレクタはそ
れぞれ抵抗R2,R3を介して第１の電源線V1に接続され
る。トランジスタQ42,Q43のベースにはクランプ電位発
生回路CLの出力が与えられる。トランジスタQ42のエミ
ッタは読出しデータバスRbおよび定電流源CS1に接続さ
れる。トランジスタQ43のエミッタは読出しデータバスR
aおよび定電流源CS2に接続される。トランジスタQ44,Q4
5のベースにはそれぞれ抵抗R2,R3の出力が与えられる。
トランジスタQ44のエミッタはダイオードD2を介して定
電流源CS3に接続される。トランジスタQ45のエミッタは
ダイオードD3を介して定電流源CS4に接続される。
ECLレベル出力回路OCは、バイポーラトランジスタQ51
〜Q54および抵抗R4,R5を含む。トランジスタQ51のベー
スにはダイオードD3の出力が与えられ、トランジスタQ5
2のベースにはダイオードD2の出力が与えられる。ま
た、トランジスタQ53のベースには基準電位VRが与えら
れる。トランジスタQ54のエミッタからデータ出力が得
られる。
〜Q54および抵抗R4,R5を含む。トランジスタQ51のベー
スにはダイオードD3の出力が与えられ、トランジスタQ5
2のベースにはダイオードD2の出力が与えられる。ま
た、トランジスタQ53のベースには基準電位VRが与えら
れる。トランジスタQ54のエミッタからデータ出力が得
られる。
第14図および第15図はメモリセルMCの構成の例を示す
回路図である。第14図には高抵抗負荷型NMOSメモリセル
が示される。第15図にはCMOS型メモリセルが示される。
回路図である。第14図には高抵抗負荷型NMOSメモリセル
が示される。第15図にはCMOS型メモリセルが示される。
第14図にメモリセルは、ＮチャネルMOSトランジスタQ
1〜Q4および負荷抵抗R6,R7を含む。ノードN1,N2に相補
なデータが保持される。
1〜Q4および負荷抵抗R6,R7を含む。ノードN1,N2に相補
なデータが保持される。
第15図のメモリセルは、ＮチャネルMOSトランジスタQ
1〜Q4およびＰチャネルMOSトランジスタQ5,Q6を含む。
このメモリセルにおいても同様に、ノードN1,N2に相補
なデータが保持される。
1〜Q4およびＰチャネルMOSトランジスタQ5,Q6を含む。
このメモリセルにおいても同様に、ノードN1,N2に相補
なデータが保持される。
第16図は、第13図の主要部を示す回路図である。第16
図を参照しながら第13図のSRAMの動作を説明する。
図を参照しながら第13図のSRAMの動作を説明する。
Ｘデコーダ20からワード線選択回路40内の１つのNOR
ゲートG2の２つの入力端子にローレベルの信号が与えら
れると、ワード線WLの電位がハイレベルになる。このと
き、ワード線選択回路40内の他のNORゲートG2の２つの
入力端子のうち少なくとも１つにはハイレベルの信号が
与えられる。そのため、他のワード線WLの電位はローレ
ベルとなっている。一方、Ｙデコーダ30からビット線選
択回路60内の１つのNORゲートG3の２つの入力端子にロ
ーレベルの信号が与えられる。それにより、そのNORゲ
ートG3の出力がハイレベルになり、対応するトランスフ
ァゲートトランジスタQ13,Q14がオンする。それによ
り、１つのメモリセルMCが選択される。
ゲートG2の２つの入力端子にローレベルの信号が与えら
れると、ワード線WLの電位がハイレベルになる。このと
き、ワード線選択回路40内の他のNORゲートG2の２つの
入力端子のうち少なくとも１つにはハイレベルの信号が
与えられる。そのため、他のワード線WLの電位はローレ
ベルとなっている。一方、Ｙデコーダ30からビット線選
択回路60内の１つのNORゲートG3の２つの入力端子にロ
ーレベルの信号が与えられる。それにより、そのNORゲ
ートG3の出力がハイレベルになり、対応するトランスフ
ァゲートトランジスタQ13,Q14がオンする。それによ
り、１つのメモリセルMCが選択される。
今、メモリセルMC内のノードN1の電位がハイレベルに
保持され、ノードN2の電位がローレベルに保持されてい
るとする。このとき、トランジスタQ1は非導通状態にあ
り、トランジスタQ2は導通状態にある。
保持され、ノードN2の電位がローレベルに保持されてい
るとする。このとき、トランジスタQ1は非導通状態にあ
り、トランジスタQ2は導通状態にある。
データの読出し時には、書込みアンプ80の出力はとも
にローレベルに固定されている。ワード線WLの電位がハ
イレベルであるときには、メモリセルMC内のトランスフ
ァゲートトランジスタQ3,Q4はともに導通状態にある。
にローレベルに固定されている。ワード線WLの電位がハ
イレベルであるときには、メモリセルMC内のトランスフ
ァゲートトランジスタQ3,Q4はともに導通状態にある。
ここで、第１の電源線V1の電位を接地電位（＝0V）と
し、第２の電源線V2の電位をVEE（ECL10Kの場合は−5.2
V）とする。ＮチャネルMOSトランジスタを負荷として用
いているので、ビット線BLの電位VB1はＮチャネルMOSト
ランジスタのしきい値電圧Vthだけ接地電位より低いレ
ベルとなる。したがって、 VB1＝−Vth となる。また、ビット線▲▼の電位VB2はビット線
負荷トランジスタQ12のオン抵抗によりΔＶだけ低下す
る。したがって、 VB2＝−Vth−ΔＶ となる。ここで、ΔＶはビット線振幅と呼ばれ、通常50
mV〜500mV程度である。このビット線振幅はビット線負
荷トランジスタの大きさにより調整される。
し、第２の電源線V2の電位をVEE（ECL10Kの場合は−5.2
V）とする。ＮチャネルMOSトランジスタを負荷として用
いているので、ビット線BLの電位VB1はＮチャネルMOSト
ランジスタのしきい値電圧Vthだけ接地電位より低いレ
ベルとなる。したがって、 VB1＝−Vth となる。また、ビット線▲▼の電位VB2はビット線
負荷トランジスタQ12のオン抵抗によりΔＶだけ低下す
る。したがって、 VB2＝−Vth−ΔＶ となる。ここで、ΔＶはビット線振幅と呼ばれ、通常50
mV〜500mV程度である。このビット線振幅はビット線負
荷トランジスタの大きさにより調整される。
ビット線振幅はトランスファゲートトランジスタQ13,
Q14を介して入出力線対I/O,▲▼に現れる。この
ビット線振幅がローカルセンスアンプLSAにより増幅さ
れ、電流出力として読出しデータバスRa,Rbに出力され
る。このとき、ビット線BLの電位がハイレベル、ビット
線▲▼の電位がローレベルであるので、入出力線I/
Oの電位がハイレベル、入出力線▲▼の電位がロ
ーレベルになる。そのため、トランジスタQ21のみが導
通状態になり、読出しデータバスRaにはセンス電流が流
れる。他方、読出しデータバスRbには電流が流れない。
Q14を介して入出力線対I/O,▲▼に現れる。この
ビット線振幅がローカルセンスアンプLSAにより増幅さ
れ、電流出力として読出しデータバスRa,Rbに出力され
る。このとき、ビット線BLの電位がハイレベル、ビット
線▲▼の電位がローレベルであるので、入出力線I/
Oの電位がハイレベル、入出力線▲▼の電位がロ
ーレベルになる。そのため、トランジスタQ21のみが導
通状態になり、読出しデータバスRaにはセンス電流が流
れる。他方、読出しデータバスRbには電流が流れない。
読出しデータバスRa,Rbの電位はクランプ電位発生回
路CLおよびクランプ用トランジスタQ42,Q43により一定
のクランプ電位VCLにクランプされる。クランプ電位VCL
は、クランプ電位発生回路CLの出力電位（−VD）および
クランプ用トランジスタQ42,Q43のベース・エミッタ間
電圧VBEにより与えられ、次のようになる。
路CLおよびクランプ用トランジスタQ42,Q43により一定
のクランプ電位VCLにクランプされる。クランプ電位VCL
は、クランプ電位発生回路CLの出力電位（−VD）および
クランプ用トランジスタQ42,Q43のベース・エミッタ間
電圧VBEにより与えられ、次のようになる。
VCL＝−VD−VBE メインセンスアンプMSAにおいて、クランプ用トラン
ジスタQ43を通してセンス電流が抵抗R3に流れる。この
ため、抵抗R3の出力においては、抵抗R2の出力よりセン
ス電流分だけ電圧降下が大きくなる。したがって、抵抗
R3からはローレベルの電位が出力される。
ジスタQ43を通してセンス電流が抵抗R3に流れる。この
ため、抵抗R3の出力においては、抵抗R2の出力よりセン
ス電流分だけ電圧降下が大きくなる。したがって、抵抗
R3からはローレベルの電位が出力される。
抵抗R2,R3の出力間の電位差がエミッタフォロアトラ
ンジスタQ44,Q45およびレベルシフト用ダイオードD2,D3
を介してECLレベル出力回路OCに出力される。ECLレベル
出力回路OCによりECLレベルのデータが出力される。こ
のようにして、読出し動作が行なわれる。
ンジスタQ44,Q45およびレベルシフト用ダイオードD2,D3
を介してECLレベル出力回路OCに出力される。ECLレベル
出力回路OCによりECLレベルのデータが出力される。こ
のようにして、読出し動作が行なわれる。
データの書込み時には、一方のビット線の電位がロー
レベルに引き下げられ、他方のビット線の電位がハイレ
ベルに引き上げられる。たとえば、第16図のメモリセル
MCに反転データを書込む場合には、書込みアンプ80によ
り書込みデータバスWaの電位がローレベルにされ、書込
みデータバスWbの電位がハイレベルにされる。それによ
り、書込みドライバWD内のトランジスタQ31,Q34が非導
通状態になり、トランジスタQ32、Q33が導通状態にな
る。したがって、入出力線I/Oの電位がローレベルにな
り、入出力線▲▼の電位がハイレベルになる。そ
の結果、ビット線BLの電位がローレベルになり、ビット
線▲▼の電位がハイレベルになる。このようにし
て、書込み動作が行なわれる。
レベルに引き下げられ、他方のビット線の電位がハイレ
ベルに引き上げられる。たとえば、第16図のメモリセル
MCに反転データを書込む場合には、書込みアンプ80によ
り書込みデータバスWaの電位がローレベルにされ、書込
みデータバスWbの電位がハイレベルにされる。それによ
り、書込みドライバWD内のトランジスタQ31,Q34が非導
通状態になり、トランジスタQ32、Q33が導通状態にな
る。したがって、入出力線I/Oの電位がローレベルにな
り、入出力線▲▼の電位がハイレベルになる。そ
の結果、ビット線BLの電位がローレベルになり、ビット
線▲▼の電位がハイレベルになる。このようにし
て、書込み動作が行なわれる。
ところで、このようなSRAMにおいては、集積度の向上
に伴って、分割ワード線技術を使用してメモリアレイを
多ブロックに分割する構成方法が採用されている。この
分割ワード線技術はたとえば特公昭62−28516号公報に
開示されている。
に伴って、分割ワード線技術を使用してメモリアレイを
多ブロックに分割する構成方法が採用されている。この
分割ワード線技術はたとえば特公昭62−28516号公報に
開示されている。
さらに、アクセスタイムの増加の防止のために同一の
入出力線対に接続されるビット線対の数を少なくするこ
と、および、同一のチップ上でのデータ構成（たとえば
１ビット構成および４ビット構成）の切換えを簡単にす
ることを目的として、各ブロックが４〜16のサブブロッ
クに分割され、４〜16のサブブロックに対応して４〜16
のローカルセンスアンプが配置される。これらのローカ
ルセンスアンプの出力をマルチプレクスすることにより
１ビット構成のデータ出力が得られる。
入出力線対に接続されるビット線対の数を少なくするこ
と、および、同一のチップ上でのデータ構成（たとえば
１ビット構成および４ビット構成）の切換えを簡単にす
ることを目的として、各ブロックが４〜16のサブブロッ
クに分割され、４〜16のサブブロックに対応して４〜16
のローカルセンスアンプが配置される。これらのローカ
ルセンスアンプの出力をマルチプレクスすることにより
１ビット構成のデータ出力が得られる。
第17図〜第21図は、上記のようにブロック分割および
サブブロック分割が行なわれたメモリセルアレイを有す
る半導体記憶装置の例を示すブロック図である。これら
の例では、メモリセルアレイが８ブロックに分割され、
各ブロックが４サブブロックに分割されている。
サブブロック分割が行なわれたメモリセルアレイを有す
る半導体記憶装置の例を示すブロック図である。これら
の例では、メモリセルアレイが８ブロックに分割され、
各ブロックが４サブブロックに分割されている。
第17図の半導体記憶装置においては、メインワード線
駆動回路として働くＸデコーダ２がメモリセルアレイ1a
の端部に配置されている。
駆動回路として働くＸデコーダ２がメモリセルアレイ1a
の端部に配置されている。
このメモリセルアレイ1aは分割ワード線技術を用いて
８個のブロックBK1〜BK8に分割され、各ブロックは４個
のサブブロックS0〜S3に分割されている。４個のサブブ
ロックS0〜S3に対応して４個の読出し／書込み増幅回路
A0〜A3が配置されている。読出し／書込み増幅回路は第
13図に示されるローカルセンスアンプLSAおよび書込み
ドライバWDを含む。
８個のブロックBK1〜BK8に分割され、各ブロックは４個
のサブブロックS0〜S3に分割されている。４個のサブブ
ロックS0〜S3に対応して４個の読出し／書込み増幅回路
A0〜A3が配置されている。読出し／書込み増幅回路は第
13図に示されるローカルセンスアンプLSAおよび書込み
ドライバWDを含む。
８個のブロックBK1〜BK8に対応して８個のワード線選
択回路41〜48が設けられている。また、メモリセルアレ
イ1aの一方の側部にはブロックセレクタ3aが配置されて
いる。ブロックセレクタ3aの出力信号はブロック選択線
BS1〜BS8を介してそれぞれワード線選択回路41〜48に与
えられている。
択回路41〜48が設けられている。また、メモリセルアレ
イ1aの一方の側部にはブロックセレクタ3aが配置されて
いる。ブロックセレクタ3aの出力信号はブロック選択線
BS1〜BS8を介してそれぞれワード線選択回路41〜48に与
えられている。
一方、メモリセルアレイ1aの他方の側部には、４ビッ
ト構成のデータに対応して４個の入出力回路IO0〜IO3が
配置されている。ブロックBK1〜BK8の各々に対応する４
個の読出し／書込み増幅回路A0〜A3は、４組の読出し／
書込みデータバス（以下、データバスと呼ぶ）RW0〜RW3
を介してそれぞれ４個の入出力回路IO0〜IO3に接続され
ている。
ト構成のデータに対応して４個の入出力回路IO0〜IO3が
配置されている。ブロックBK1〜BK8の各々に対応する４
個の読出し／書込み増幅回路A0〜A3は、４組の読出し／
書込みデータバス（以下、データバスと呼ぶ）RW0〜RW3
を介してそれぞれ４個の入出力回路IO0〜IO3に接続され
ている。
なお、図を簡単にするため、Ｙデコーダ30およびビッ
ト線選択回路60（第13図参照）は省略されている。
ト線選択回路60（第13図参照）は省略されている。
次に、第17図の半導体記憶装置の動作を簡単に説明す
る。なお、Ｙアドレス系の回路の動作は第13図に関する
説明を参照し、ここではＹアドレス系の回路の動作の説
明は省略する。
る。なお、Ｙアドレス系の回路の動作は第13図に関する
説明を参照し、ここではＹアドレス系の回路の動作の説
明は省略する。
分割ワード線技術を用いた半導体記憶装置において
は、通常、ブロックセレクタ3aの出力信号により複数の
ブロックのうちいずれか１つのみが活性化される。第17
図において、Ｘデコーダ２の複数の出力信号のうちいず
れか１つおよびブロックセレクタ3aの複数の出力信号の
うちいずれか１つが選択状態になり、これらの２つの出
力信号の組合せにより１つのブロック内の１つのワード
線（ローカルワード線）が選択される。
は、通常、ブロックセレクタ3aの出力信号により複数の
ブロックのうちいずれか１つのみが活性化される。第17
図において、Ｘデコーダ２の複数の出力信号のうちいず
れか１つおよびブロックセレクタ3aの複数の出力信号の
うちいずれか１つが選択状態になり、これらの２つの出
力信号の組合せにより１つのブロック内の１つのワード
線（ローカルワード線）が選択される。
ここで、たとえばブロックBK1が選択される場合を考
える。ブロックセレクタ3aによりブロック選択線BS1の
信号が活性状態になる。また、Ｘデコーダ２の複数の出
力信号のうちいずれか１つが活性状態になる。それによ
り、ブロックBK1内の１つのローカルワード線が駆動さ
れる。その結果、そのローカルワード線に接続された複
数のメモリセルが選択される。
える。ブロックセレクタ3aによりブロック選択線BS1の
信号が活性状態になる。また、Ｘデコーダ２の複数の出
力信号のうちいずれか１つが活性状態になる。それによ
り、ブロックBK1内の１つのローカルワード線が駆動さ
れる。その結果、そのローカルワード線に接続された複
数のメモリセルが選択される。
このとき、ブロックBK1に対応する読出し／書込み増
幅回路A0〜A3が活性化され、その他のブロックBK2〜BK8
に対応する読出し／書込み増幅回路A0〜A3は活性化され
ない。その結果、ブロックBK1に対応する読出し／書込
み増幅回路A0〜A3と入出力回路IO0〜IO3との間でデータ
バスRW0〜RW3を介してデータの読出しまたは書込み動作
が行なわれる。
幅回路A0〜A3が活性化され、その他のブロックBK2〜BK8
に対応する読出し／書込み増幅回路A0〜A3は活性化され
ない。その結果、ブロックBK1に対応する読出し／書込
み増幅回路A0〜A3と入出力回路IO0〜IO3との間でデータ
バスRW0〜RW3を介してデータの読出しまたは書込み動作
が行なわれる。
このように、分割ワード線技術を用いた半導体記憶装
置では、多ブロックに分割されたメモリセルアレイ内の
１ブロックのみが活性化されて読出しおよび書込み動作
が行なわれる。
置では、多ブロックに分割されたメモリセルアレイ内の
１ブロックのみが活性化されて読出しおよび書込み動作
が行なわれる。
第18図の半導体記憶装置においては、メモリセルアレ
イ1aの中央部にＸデコーダが配置され、その一方側にブ
ロックBK1〜BK4が配置され、その他方側にブロックBK5
〜BK8が配置されている。
イ1aの中央部にＸデコーダが配置され、その一方側にブ
ロックBK1〜BK4が配置され、その他方側にブロックBK5
〜BK8が配置されている。
第19図の半導体記憶装置においては、各ビット線対を
その中央部で２分割することによりメモリセルアレイ1a
が２分割されている。さらに、メモリセルアレイ1aの中
央部にＸデコーダ2a,2bが配置されている。Ｘデコーダ2
aの一方側にはブロックBK1,BK2が配置され、他方側には
ブロックBK5,BK6が配置されている。Ｘデコーダ2bの一
方側にはブロックBK3,BK4が配置され、他方側にはブロ
ックBK7,BK8が配置されている。
その中央部で２分割することによりメモリセルアレイ1a
が２分割されている。さらに、メモリセルアレイ1aの中
央部にＸデコーダ2a,2bが配置されている。Ｘデコーダ2
aの一方側にはブロックBK1,BK2が配置され、他方側には
ブロックBK5,BK6が配置されている。Ｘデコーダ2bの一
方側にはブロックBK3,BK4が配置され、他方側にはブロ
ックBK7,BK8が配置されている。
第20図の半導体記憶装置においては、メモリセルアレ
イ1aの一端部にＸデコーダ２が配置され、その他端部に
ブロックセレクタ3aが配置されている。
イ1aの一端部にＸデコーダ２が配置され、その他端部に
ブロックセレクタ3aが配置されている。
第21図の半導体記憶装置においては、メモリセルアレ
イ1aの中央部にＸデコーダおよびブロックセレクタを含
むＸデコーダ・ブロックセレクタ23aが配置されてい
る。Ｘデコーダ・ブロックセレクタ23aの一方側にブロ
ックBK1〜BK4が配置され、他方側にブロックBK5〜BK8が
配置されている。
イ1aの中央部にＸデコーダおよびブロックセレクタを含
むＸデコーダ・ブロックセレクタ23aが配置されてい
る。Ｘデコーダ・ブロックセレクタ23aの一方側にブロ
ックBK1〜BK4が配置され、他方側にブロックBK5〜BK8が
配置されている。
第18図〜第21図の半導体記憶装置においては、各部分
の配置が第17図の半導体記憶装置と異なるだけであり、
その構成は同様である。また、第18図〜第21図の半導体
記憶装置の動作も、第17図の半導体記憶装置の動作と同
様である。
の配置が第17図の半導体記憶装置と異なるだけであり、
その構成は同様である。また、第18図〜第21図の半導体
記憶装置の動作も、第17図の半導体記憶装置の動作と同
様である。
［発明が解決しようとする課題］ 第17図〜第21図の半導体記憶装置においては、通常、
データバスRW0〜RW3はチップCHの長辺方向に沿って配置
される。そのため、データバスRW0〜RW3の配線長が長
く、各データバスの負荷容量も大きくなる。そのため、
データバスRW0〜RW3における信号の遅延時間が大きくな
るという第１の問題がある。
データバスRW0〜RW3はチップCHの長辺方向に沿って配置
される。そのため、データバスRW0〜RW3の配線長が長
く、各データバスの負荷容量も大きくなる。そのため、
データバスRW0〜RW3における信号の遅延時間が大きくな
るという第１の問題がある。
そこで、たとえば特開平２−101697号公報に開示され
るように、各読出しデータバスの配線長を短くするため
に各読出しデータバスを複数の配線部分に分割するとい
う方法が採用されることがある。
るように、各読出しデータバスの配線長を短くするため
に各読出しデータバスを複数の配線部分に分割するとい
う方法が採用されることがある。
しかし、この場合においても、半導体記憶装置の内部
におけるデータ構成（ビット幅）が４ビット構成、８ビ
ット構成、16ビット構成のように広がってくると、デー
タバスのための配線領域の幅も次第に大きくなる。各読
出しデータバスのために２本の配線が必要であり、各書
込みデータバスのために２本の配線が必要である。した
がって、たとえば、16ビット構成の場合には、合計で64
本の配線がチップの長辺に沿って配置されることにな
る。そのため、チップ上に大きな配線領域を必要とする
という第２の問題がある。
におけるデータ構成（ビット幅）が４ビット構成、８ビ
ット構成、16ビット構成のように広がってくると、デー
タバスのための配線領域の幅も次第に大きくなる。各読
出しデータバスのために２本の配線が必要であり、各書
込みデータバスのために２本の配線が必要である。した
がって、たとえば、16ビット構成の場合には、合計で64
本の配線がチップの長辺に沿って配置されることにな
る。そのため、チップ上に大きな配線領域を必要とする
という第２の問題がある。
また、第20図および第21図に示される半導体記憶装置
のように、ブロックセレクタがＸデコーダと同じ方向に
配置されると、ブロックセレクタの出力信号を伝達する
ブロック選択線BS1〜BS8の長さが、駆動すべきブロック
までの長さにより決まる。そのため、ブロック選択線BS
1〜BS8間に配線長の差が生じ、配線長の差によってブロ
ック選択線の負荷容量の差が大きくなる。その結果、半
導体記憶装置の内部でブロックセレクタの出力信号の遅
延時間に差が生じてしまう。
のように、ブロックセレクタがＸデコーダと同じ方向に
配置されると、ブロックセレクタの出力信号を伝達する
ブロック選択線BS1〜BS8の長さが、駆動すべきブロック
までの長さにより決まる。そのため、ブロック選択線BS
1〜BS8間に配線長の差が生じ、配線長の差によってブロ
ック選択線の負荷容量の差が大きくなる。その結果、半
導体記憶装置の内部でブロックセレクタの出力信号の遅
延時間に差が生じてしまう。
第22図に示されるように、たとえば、ブロック選択線
BS5の電位がハイレベルからローレベルに低下してから
ブロック選択線BS1の電位がローレベルからハイレベル
に変化するまでの間に時間差t1が生じる。これにより、
どのブロック内のメモリセルも選択されない期間が生じ
る。
BS5の電位がハイレベルからローレベルに低下してから
ブロック選択線BS1の電位がローレベルからハイレベル
に変化するまでの間に時間差t1が生じる。これにより、
どのブロック内のメモリセルも選択されない期間が生じ
る。
第23図に示されるように、たとえば、ブロック選択線
BS1の電位がハイレベルである期間とブロック選択線BS5
の電位がハイレベルである期間とが重なる期間t2が生じ
る。これにより、同時に複数のブロック内のメモリセル
が選択される二重選択が生じる。
BS1の電位がハイレベルである期間とブロック選択線BS5
の電位がハイレベルである期間とが重なる期間t2が生じ
る。これにより、同時に複数のブロック内のメモリセル
が選択される二重選択が生じる。
そのため、データの書込み時に誤書込みが生じたり、
データの読出時にアクセス時間が大きくなるという第３
の問題がある。
データの読出時にアクセス時間が大きくなるという第３
の問題がある。
この発明の目的は、半導体記憶装置においてデータバ
ス上の信号の遅延時間を小さくするとともにデータバス
の配線領域を少なくすることである。
ス上の信号の遅延時間を小さくするとともにデータバス
の配線領域を少なくすることである。
この発明の他の目的は、ブロック選択線上の信号の遅
延時間の差に基づく誤動作を防止することである。
延時間の差に基づく誤動作を防止することである。
［課題を解決するための手段］ 第１の発明にかかる半導体記憶装置は、複数のメモリ
アレイブロック、複数の入出力手段、複数のデータバス
および選択手段を含む。
アレイブロック、複数の入出力手段、複数のデータバス
および選択手段を含む。
複数のメモリアレイブロックは複数の領域の各々に設
けられ、複数のメモリセルをそれぞれ含む。複数の入出
力手段は複数ビットに対応して設けられ、データを入力
または出力する。複数のデータバスは複数の入出力手段
に対応して設けられる。
けられ、複数のメモリセルをそれぞれ含む。複数の入出
力手段は複数ビットに対応して設けられ、データを入力
または出力する。複数のデータバスは複数の入出力手段
に対応して設けられる。
複数のメモリアレイブロックの各々は複数の領域のい
ずれかに設けられる。複数の入出力手段の各々および対
応するデータバスは複数の領域のいずれかに設けられ
る。複数のメモリアレイブロックの各々は同じ領域内の
１または２以上の入出力手段に対応して１または２以上
のサブブロックを含む。複数のデータバスの各々は、同
じ領域内の対応する入出力手段と、同じ領域内の複数の
メモリアレイブロックに含まれる対応するサブブロック
との間に接続される。
ずれかに設けられる。複数の入出力手段の各々および対
応するデータバスは複数の領域のいずれかに設けられ
る。複数のメモリアレイブロックの各々は同じ領域内の
１または２以上の入出力手段に対応して１または２以上
のサブブロックを含む。複数のデータバスの各々は、同
じ領域内の対応する入出力手段と、同じ領域内の複数の
メモリアレイブロックに含まれる対応するサブブロック
との間に接続される。
選択手段は、複数ビットからなるデータの読出しまた
は書込みのために、複数の領域の各々において、複数の
メモリアレイのいずれかを同時に選択する。
は書込みのために、複数の領域の各々において、複数の
メモリアレイのいずれかを同時に選択する。
第２の発明にかかる半導体記憶装置は、複数の第１の
メモリアレイブロック、複数の第２のメモリアレイブロ
ック、選択手段および複数のブロック選択線を備える。
メモリアレイブロック、複数の第２のメモリアレイブロ
ック、選択手段および複数のブロック選択線を備える。
複数の第１のメモリアレイブロックは第１の領域に設
けられ、複数のメモリセルをそれぞれ含む。複数の第２
のメモリアレイブロックは第２の領域に設けられ、複数
のメモリセルをそれぞれ含む。選択手段は第１の領域と
第２の領域との間に配置され、複数の第１のメモリアレ
イブロックのいずれかおよび複数の第２のメモリアレイ
ブロックのいずれかを同時に選択する。複数のブロック
選択線は、選択手段からの出力を複数の第１および第２
のメモリアレイブロックに伝達する。
けられ、複数のメモリセルをそれぞれ含む。複数の第２
のメモリアレイブロックは第２の領域に設けられ、複数
のメモリセルをそれぞれ含む。選択手段は第１の領域と
第２の領域との間に配置され、複数の第１のメモリアレ
イブロックのいずれかおよび複数の第２のメモリアレイ
ブロックのいずれかを同時に選択する。複数のブロック
選択線は、選択手段からの出力を複数の第１および第２
のメモリアレイブロックに伝達する。
複数のブロック選択線の各々は、複数のブロック選択
線の長さが等しくなるように、選択手段と複数の第１の
メモリアレイブロックのいずれかとの間および選択手段
と複数の第２のメモリアレイブロックのいずれかとの間
に接続される。
線の長さが等しくなるように、選択手段と複数の第１の
メモリアレイブロックのいずれかとの間および選択手段
と複数の第２のメモリアレイブロックのいずれかとの間
に接続される。
［作用］ 第１の発明にかかる半導体記憶装置においては、各メ
モリアレイブロックは、同じ領域内の入出力手段と同じ
数のサブブロックに分割されている。また、各データバ
スは、同じ領域内の対応する入出力手段と対応するサブ
ブロックとの間に接続されている。各領域内で複数のメ
モリアレイブロックのいずれかが同時に選択される。こ
れにより、複数の入出力手段に対応して、複数ビットの
データ読出しまたは書込みのために複数のサブブロック
が選択される。
モリアレイブロックは、同じ領域内の入出力手段と同じ
数のサブブロックに分割されている。また、各データバ
スは、同じ領域内の対応する入出力手段と対応するサブ
ブロックとの間に接続されている。各領域内で複数のメ
モリアレイブロックのいずれかが同時に選択される。こ
れにより、複数の入出力手段に対応して、複数ビットの
データ読出しまたは書込みのために複数のサブブロック
が選択される。
このように、複数のデータバスが半導体チップ上の複
数の領域に割り振られているので、各データバスの配線
長が短縮される。したがって、各データバスの容量が小
さくなり、信号の遅延時間が小さくなる。また、データ
バスの配線領域が縮小される。
数の領域に割り振られているので、各データバスの配線
長が短縮される。したがって、各データバスの容量が小
さくなり、信号の遅延時間が小さくなる。また、データ
バスの配線領域が縮小される。
第２の発明にかかる半導体記憶装置においては、それ
ぞれのブロック選択線の長さが等しいので、ブロック選
択線の間で容量の差がなくなる。そのため、複数のブロ
ック選択線を介して伝達される選択手段の出力信号の遅
延時間に差がなくなる。
ぞれのブロック選択線の長さが等しいので、ブロック選
択線の間で容量の差がなくなる。そのため、複数のブロ
ック選択線を介して伝達される選択手段の出力信号の遅
延時間に差がなくなる。
したがって、どのメモリアレイブロックも選択されな
い期間が生じることもなく、同時に複数のメモリセルア
レイブロックが選択される二重選択が生じることもな
い。その結果、データの誤書込みおよびアクセス時間の
拡大が防止される。
い期間が生じることもなく、同時に複数のメモリセルア
レイブロックが選択される二重選択が生じることもな
い。その結果、データの誤書込みおよびアクセス時間の
拡大が防止される。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図は、この発明の第１の実施例による半導体記憶
装置の主要部の構成を示すブロック図である。
装置の主要部の構成を示すブロック図である。
第１図において、メモリセルアレイ１の一方の端部に
Ｘデコーダ２が配置され、メモリセルアレイ１の一方の
側部にブロックセレクタ３が配置されている。メモリセ
ルアレイ１は８個のブロックBK1〜BK8に分割され、各ブ
ロックは２つのサブブロックに分割されている。ブロッ
クBK1〜BK8はそれぞれサブブロック11a,11b〜18a,18bを
含む。サブブロック11a、11b〜18a,18bに対応して、読
出し／書込み増幅回路51a,51b〜58a,58bが設けられてい
る。また、８個のブロックBK1〜BK8に対応して、８個の
ワード線選択回路41〜48が設けられている。
Ｘデコーダ２が配置され、メモリセルアレイ１の一方の
側部にブロックセレクタ３が配置されている。メモリセ
ルアレイ１は８個のブロックBK1〜BK8に分割され、各ブ
ロックは２つのサブブロックに分割されている。ブロッ
クBK1〜BK8はそれぞれサブブロック11a,11b〜18a,18bを
含む。サブブロック11a、11b〜18a,18bに対応して、読
出し／書込み増幅回路51a,51b〜58a,58bが設けられてい
る。また、８個のブロックBK1〜BK8に対応して、８個の
ワード線選択回路41〜48が設けられている。
メモリセルアレイ１の他方の側部には、４ビット構成
のデータに対応して４個の入出力回路IO0〜IO3が配置さ
れている。入出力買取IO0はデータバスRW0を介して読出
し／書込み増幅回路51a〜54aに接続されている。入出力
回路IO1はデータバスRW1を介して読出し／書込み増幅回
路51b〜54bに接続されている。一方、入出力回路IO2は
データバスRW2を介して読出し／書込み増幅回路55a〜58
aに接続されている。入出力回路IO3はデータバスRW3を
介して読出し／書込み増幅回路55b〜58bに接続されてい
る。
のデータに対応して４個の入出力回路IO0〜IO3が配置さ
れている。入出力買取IO0はデータバスRW0を介して読出
し／書込み増幅回路51a〜54aに接続されている。入出力
回路IO1はデータバスRW1を介して読出し／書込み増幅回
路51b〜54bに接続されている。一方、入出力回路IO2は
データバスRW2を介して読出し／書込み増幅回路55a〜58
aに接続されている。入出力回路IO3はデータバスRW3を
介して読出し／書込み増幅回路55b〜58bに接続されてい
る。
このように、ブロックBK1〜BK4の各々は、２つの入出
力回路IO0,IO1に対応して２つのサブブロックに分割さ
れ、ブロックBK5〜BK8の各々は、２つの入出力回路IO2,
IO3に対応して２つのサブブロックに分割されている。
力回路IO0,IO1に対応して２つのサブブロックに分割さ
れ、ブロックBK5〜BK8の各々は、２つの入出力回路IO2,
IO3に対応して２つのサブブロックに分割されている。
ブロックBK1〜BK4、読出し／書込み増幅回路51a,51b
〜54a,54bおよび入出力回路IO0,IO1は、チップCH上の領
域Ａ内に配置されている。また、ブロックBK5〜BK8、読
出し／書込み増幅回路55a,55b〜58a,58bおよび入出力回
路IO2,IO3は、チップCH上の領域Ｂ内に配置されてい
る。そのため、データバスRW0,RW1が領域Ａ内に割り振
られ、データバスRW2,RW3が領域Ｂ内に割り振られる。
したがって、データバスRW0〜RW3の各々の配線長が短く
なる。また、データバスRW0〜RW3のための配線領域が小
さくなる。
〜54a,54bおよび入出力回路IO0,IO1は、チップCH上の領
域Ａ内に配置されている。また、ブロックBK5〜BK8、読
出し／書込み増幅回路55a,55b〜58a,58bおよび入出力回
路IO2,IO3は、チップCH上の領域Ｂ内に配置されてい
る。そのため、データバスRW0,RW1が領域Ａ内に割り振
られ、データバスRW2,RW3が領域Ｂ内に割り振られる。
したがって、データバスRW0〜RW3の各々の配線長が短く
なる。また、データバスRW0〜RW3のための配線領域が小
さくなる。
第２図は分割ワード線技術を説明するための図であ
る。第２図には、第１図に示されるブロックBK1,BK2の
部分が示される。
る。第２図には、第１図に示されるブロックBK1,BK2の
部分が示される。
Ｘデコーダ２には複数のメインワード線WLが接続され
ている。各メインワード線WLは、メモリセルアレイ１
（第１図）の一方の端部から他方の端部まで延びてい
る。ブロックBK1,BK2の各々には、複数のローカルワー
ド線LWLが配置されている。ワード線選択回路41,42の各
々は、複数のローカルワード線LWLに対応して複数のAND
ゲートG1を含む。ワード線選択回路41内の各ANDゲートG
1の一方の入力端子は対応するメインワード線WLに接続
され、他方の入力端子はブロックセレクタ３からのブロ
ック選択線BS1に接続される。また、各ANDゲートG1の出
力端子は対応するローカルワード線LWLに接続される。
ワード線選択回路42内の各ANDゲートG1の一方の入力端
子は対応するメインワード線WLに接続され、他方の入力
端子はブロックセレクタ３からのブロック選択線BS2に
接続される。各ANDゲートG1の出力端子は対応するロー
カルワード線LWLに接続される。
ている。各メインワード線WLは、メモリセルアレイ１
（第１図）の一方の端部から他方の端部まで延びてい
る。ブロックBK1,BK2の各々には、複数のローカルワー
ド線LWLが配置されている。ワード線選択回路41,42の各
々は、複数のローカルワード線LWLに対応して複数のAND
ゲートG1を含む。ワード線選択回路41内の各ANDゲートG
1の一方の入力端子は対応するメインワード線WLに接続
され、他方の入力端子はブロックセレクタ３からのブロ
ック選択線BS1に接続される。また、各ANDゲートG1の出
力端子は対応するローカルワード線LWLに接続される。
ワード線選択回路42内の各ANDゲートG1の一方の入力端
子は対応するメインワード線WLに接続され、他方の入力
端子はブロックセレクタ３からのブロック選択線BS2に
接続される。各ANDゲートG1の出力端子は対応するロー
カルワード線LWLに接続される。
ブロックBK1内のサブブロック11aの構成を第３図に示
す。他のサブブロックの構成も第３図に示す構成と同様
である。
す。他のサブブロックの構成も第３図に示す構成と同様
である。
サブブロック11a内には、複数のローカルワード線LWL
に交差するように複数のビット線対BL,▲▼が配置
されている。複数のローカルワード線LWLと複数のビッ
ト線対BL,▲▼との交点にメモリセルMCが設けられ
る。各メモリセルMCは、たとえば第14図または第15図に
示される構成を有する。
に交差するように複数のビット線対BL,▲▼が配置
されている。複数のローカルワード線LWLと複数のビッ
ト線対BL,▲▼との交点にメモリセルMCが設けられ
る。各メモリセルMCは、たとえば第14図または第15図に
示される構成を有する。
各ビット線対BL,▲▼はビット線負荷トランジス
タQ11,Q12を介して第１の電源線V1に接続される。ま
た、各ビット線対BL,▲▼は、トランスファゲート
トランジスタQ13,Q14を介して入出力線対I/O,▲
▼に接続される。なお、第３図においては、図を簡単に
するために、Ｙデコーダおよびビット線選択回路は省略
されている。しかし、実際には、第13図の構成と同様
に、Ｙデコーダおよびビット線選択回路が接続される。
タQ11,Q12を介して第１の電源線V1に接続される。ま
た、各ビット線対BL,▲▼は、トランスファゲート
トランジスタQ13,Q14を介して入出力線対I/O,▲
▼に接続される。なお、第３図においては、図を簡単に
するために、Ｙデコーダおよびビット線選択回路は省略
されている。しかし、実際には、第13図の構成と同様
に、Ｙデコーダおよびビット線選択回路が接続される。
入出力線対I/O,▲▼には読出し／書込み増幅回
路51aが接続される。読出し／書込み増幅回路51aは、第
13図の読出し／書込み増幅回路50と同様に、ローカルセ
ンスアンプLSAおよび書込みドライバWDを含む。読出し
／書込み増幅回路51aには、読出しデータバスRa,Rbおよ
び書込みデータバスWa,Wbが接続される。読出しデータ
バスRa,Rbおよび書込みデータバスWa,WbがデータバスRW
0を構成する。
路51aが接続される。読出し／書込み増幅回路51aは、第
13図の読出し／書込み増幅回路50と同様に、ローカルセ
ンスアンプLSAおよび書込みドライバWDを含む。読出し
／書込み増幅回路51aには、読出しデータバスRa,Rbおよ
び書込みデータバスWa,Wbが接続される。読出しデータ
バスRa,Rbおよび書込みデータバスWa,WbがデータバスRW
0を構成する。
なお、読出しデータバスが１本の配線から構成されて
もよき、書込みデータバスが１本の配線から構成されて
もよい。また、データの読出しおよび書込みのために共
通のデータバスを用いてもよい。
もよき、書込みデータバスが１本の配線から構成されて
もよい。また、データの読出しおよび書込みのために共
通のデータバスを用いてもよい。
第４図は、ブロックセレクタ３の構成の一例を示す図
である。第４図のブロックセレクタ３は同一の構成を有
する２つのセレクタ31,32およびプリデコーダ33を含
む。セレクタ31の出力端子にはブロック選択線BS1〜BS4
が接続される。セレクタ32の出力端子にはブロック選択
線BS5〜BS8が接続される。プリデコーダ33は、アドレス
信号AD1を受け、そのアドレス信号AD1をプリデコードす
る。プリデコーダ33の出力はセレクタ31およびセレクタ
32の両方に与えられる。したがって、セレクタ31,32に
対応する出力端子に接続されるブロック選択線が同時に
活性化される。たとえば、第４図に丸印で示すようにブ
ロック選択線BS1,BS5が同時に活性化される。
である。第４図のブロックセレクタ３は同一の構成を有
する２つのセレクタ31,32およびプリデコーダ33を含
む。セレクタ31の出力端子にはブロック選択線BS1〜BS4
が接続される。セレクタ32の出力端子にはブロック選択
線BS5〜BS8が接続される。プリデコーダ33は、アドレス
信号AD1を受け、そのアドレス信号AD1をプリデコードす
る。プリデコーダ33の出力はセレクタ31およびセレクタ
32の両方に与えられる。したがって、セレクタ31,32に
対応する出力端子に接続されるブロック選択線が同時に
活性化される。たとえば、第４図に丸印で示すようにブ
ロック選択線BS1,BS5が同時に活性化される。
第５図は、ブロックセレクタ３の構成の他の例を示す
ブロック図である。第５図のブロックセレクタ３は、セ
レクタ34およびプリデコーダ35を含む。セレクタ34は４
つの出力端子T1〜T4を有する。出力端子T1にはブロック
選択線BS1,BS5が接続され、出力端子T2にはブロック選
択線BS2,BS6が接続される。出力端子T3にはブロック選
択線BS3,BS7が接続され、出力端子T4にはブロック選択
線BS4,BS8が接続される。
ブロック図である。第５図のブロックセレクタ３は、セ
レクタ34およびプリデコーダ35を含む。セレクタ34は４
つの出力端子T1〜T4を有する。出力端子T1にはブロック
選択線BS1,BS5が接続され、出力端子T2にはブロック選
択線BS2,BS6が接続される。出力端子T3にはブロック選
択線BS3,BS7が接続され、出力端子T4にはブロック選択
線BS4,BS8が接続される。
プリデコーダ35は、アドレス信号AD1を受け、そのア
ドレス信号AD1をプリデコードする。セレクタ34は、プ
リデコーダ35の出力に応答して、出力端子T1〜T4のうち
いずれか１つを活性化する。したがって、同時に２つの
ブロック選択線が活性化される。たとえば、第５図に丸
印で示されるように、ブロック選択線BS1,BS5が同時に
活性化される。
ドレス信号AD1をプリデコードする。セレクタ34は、プ
リデコーダ35の出力に応答して、出力端子T1〜T4のうち
いずれか１つを活性化する。したがって、同時に２つの
ブロック選択線が活性化される。たとえば、第５図に丸
印で示されるように、ブロック選択線BS1,BS5が同時に
活性化される。
第６図は、この実施例の半導体記憶装置の全体の構成
の一例を示す図である。第６図の半導体記憶装置では、
内部的に４ビット構成のデータの読出しおよび書込み動
作が行なわれ、かつ、チップCHの外部にも４ビット構成
のデータの読出しおよび書込みが行なわれる。
の一例を示す図である。第６図の半導体記憶装置では、
内部的に４ビット構成のデータの読出しおよび書込み動
作が行なわれ、かつ、チップCHの外部にも４ビット構成
のデータの読出しおよび書込みが行なわれる。
第６図において、外部から与えられるアドレス信号AD
1はアドレスバッファ７を介してブロックセレクタ３に
与えられる。また、外部から与えられるアドレス信号AD
2はアドレスバッファ６を介してデコーダ2Aに与えられ
る。デーコダ2Aは、ＸデコーダおよびＹデコーダ（第13
図参照）を含む。４つの入出力回路IO0〜IO3は、４つの
外部端子に接続される。
1はアドレスバッファ７を介してブロックセレクタ３に
与えられる。また、外部から与えられるアドレス信号AD
2はアドレスバッファ６を介してデコーダ2Aに与えられ
る。デーコダ2Aは、ＸデコーダおよびＹデコーダ（第13
図参照）を含む。４つの入出力回路IO0〜IO3は、４つの
外部端子に接続される。
第７図は、この実施例の半導体記憶装置の全体の構成
の他の例を示すブロック図である。第７図の半導体記憶
装置では内部的に４ビット構成のデータの読出しおよび
書込み動作が行なわれ、かつ、外部には１ビット構成の
データの読出しおよび書込みが行なわれる。
の他の例を示すブロック図である。第７図の半導体記憶
装置では内部的に４ビット構成のデータの読出しおよび
書込み動作が行なわれ、かつ、外部には１ビット構成の
データの読出しおよび書込みが行なわれる。
第７図において、４つの入出力回路IO0〜IO3はマルチ
プレクサ８に接続されている。マルチプレクサ８は、１
つの外部端子に接続されている。マルチプレクサ８は、
４つの入出力回路IO0〜IO3から与えられる４ビットのデ
ータのうち１ビットを選択し、それを外部端子に出力す
る。また、マルチプレクサ８は、外部から与えられる１
ビットのデータを、４つの入出力回路IO0〜IO3のうちい
ずれか１つに入力する。
プレクサ８に接続されている。マルチプレクサ８は、１
つの外部端子に接続されている。マルチプレクサ８は、
４つの入出力回路IO0〜IO3から与えられる４ビットのデ
ータのうち１ビットを選択し、それを外部端子に出力す
る。また、マルチプレクサ８は、外部から与えられる１
ビットのデータを、４つの入出力回路IO0〜IO3のうちい
ずれか１つに入力する。
次に、第１図の半導体記憶装置の動作を説明する。こ
の半導体記憶装置では、メモリセルアレイ１が見かけ上
８ブロックに分割されているが、実際の動作は４ブロッ
ク分割のメモリセルアレイの動作と同様である。
の半導体記憶装置では、メモリセルアレイ１が見かけ上
８ブロックに分割されているが、実際の動作は４ブロッ
ク分割のメモリセルアレイの動作と同様である。
なお、Ｙアドレス系の回路の動作については第13図に
関する説明を参照し、ここでは、Ｙアドレス系の回路の
動作の説明は省略する。
関する説明を参照し、ここでは、Ｙアドレス系の回路の
動作の説明は省略する。
ブロックセレクタ３は、ブロック選択線BS1〜BS4のう
ちいずれか１つおよびブロック選択線BS5〜BS8のうちい
ずれか１つを同時に選択し、選択されたブロック選択線
の電位をハイレベルにする。また、Ｘデコーダ２は、複
数のメインワード線WLのうちいずれか１つを選択し、そ
の選択されたメインワード線WLの電位をハイレベルにす
る（第２図参照）。それにより、ブロックBK1〜BK4のう
ちいずれか１つのブロック内の１つのローカルワード線
LWLの電位がハイレベルになり、ブロックBK5〜BK8のう
ちいずれか１つのブロック内の１つのローカルワード線
LWLの電位がハイレベルになる。
ちいずれか１つおよびブロック選択線BS5〜BS8のうちい
ずれか１つを同時に選択し、選択されたブロック選択線
の電位をハイレベルにする。また、Ｘデコーダ２は、複
数のメインワード線WLのうちいずれか１つを選択し、そ
の選択されたメインワード線WLの電位をハイレベルにす
る（第２図参照）。それにより、ブロックBK1〜BK4のう
ちいずれか１つのブロック内の１つのローカルワード線
LWLの電位がハイレベルになり、ブロックBK5〜BK8のう
ちいずれか１つのブロック内の１つのローカルワード線
LWLの電位がハイレベルになる。
たとえば、ブロック選択線BS1,BS5の電位が同時にハ
イレベルになると、ブロックBK1内の１つのローカルワ
ード線LWLおよびブロックBK5内の１つのローカルワード
線LWLの電位がハイレベルになる。
イレベルになると、ブロックBK1内の１つのローカルワ
ード線LWLおよびブロックBK5内の１つのローカルワード
線LWLの電位がハイレベルになる。
このとき、読出し／書込み増幅回路51a,51b,55a,55b
が活性化され、その他の読出し／書込み増幅回路52a,52
b〜54a,54b,56a,56b〜58a,58bは活性化されない。
が活性化され、その他の読出し／書込み増幅回路52a,52
b〜54a,54b,56a,56b〜58a,58bは活性化されない。
第２図を参照すると、ブロック選択線BS1の電位がハ
イレベルになり、複数のメインワード線WLのうちいずれ
か１つの電位がハイレベルとなる。それにより、対応す
るANDゲートG1に接続されるローカルワード線LWLの電位
がハイレベルに駆動される。
イレベルになり、複数のメインワード線WLのうちいずれ
か１つの電位がハイレベルとなる。それにより、対応す
るANDゲートG1に接続されるローカルワード線LWLの電位
がハイレベルに駆動される。
第１図において、読出し／書込み増幅回路51a,51bと
入出力回路IO0,IO1との間でデータバスRW0,RW1を介して
データの読出しまたは書込み動作が行なわれる。また、
読出し／書込み増幅回路55a,55bと入出力回路IO2,IO3と
の間でデータバスRW2,RW3を介してデータの読出しまた
は書込み動作が行なわれる。
入出力回路IO0,IO1との間でデータバスRW0,RW1を介して
データの読出しまたは書込み動作が行なわれる。また、
読出し／書込み増幅回路55a,55bと入出力回路IO2,IO3と
の間でデータバスRW2,RW3を介してデータの読出しまた
は書込み動作が行なわれる。
このように、上記の実施例では、データバスRW0〜RW3
の配線長がチップCHの長辺の約半分の長さに短縮され
る。また、データバスRW0,RW1の配線領域とデータバスR
W2,RW3の配線領域とがそれぞれ別の領域に設けられる。
そのため、配線領域の幅が短縮される。
の配線長がチップCHの長辺の約半分の長さに短縮され
る。また、データバスRW0,RW1の配線領域とデータバスR
W2,RW3の配線領域とがそれぞれ別の領域に設けられる。
そのため、配線領域の幅が短縮される。
第８図は、この発明の第２の実施例により半導体記憶
装置の主要部の構成を示すブロック図である。
装置の主要部の構成を示すブロック図である。
第８図の半導体記憶装置においては、半導体チップCH
上の領域Ａと領域Ｂとの間にＸデコーダ２が配置されて
いる。Ｘデコーダ２の一方の側にブロックBK1〜BK4が配
置され、他方の側にブロックBK5〜BK8が配置される。メ
モリセルアレイ１の一方の側部にはブロックセレクタ３
が配置される。その他の部分の構成は第１図の半導体記
憶装置の構成と同様である。
上の領域Ａと領域Ｂとの間にＸデコーダ２が配置されて
いる。Ｘデコーダ２の一方の側にブロックBK1〜BK4が配
置され、他方の側にブロックBK5〜BK8が配置される。メ
モリセルアレイ１の一方の側部にはブロックセレクタ３
が配置される。その他の部分の構成は第１図の半導体記
憶装置の構成と同様である。
第９図は、この発明の第３の実施例による半導体記憶
装置の主要部の構成を示すブロック図である。
装置の主要部の構成を示すブロック図である。
第９図の半導体記憶装置においては、各ビット線対を
その中央部で２分割することによりメモリセルアレイ１
が２分割されている。半導体チップCH上の領域Ａと領域
Ｂとの間にＸデコーダ2a,2bが配置される。Ｘデコーダ2
aの一方の側にはブロックBK1,BK2が配置され、他方の側
にはブロックBK5,BK6が配置される。Ｘデコーダ2bの一
方の側にはブロックBK3,BK4が配置され、他方の側には
ブロックBK7,BK8が配置される。メモリセルアレイ１の
一方の側部にブロックセレクタ３が配置される。入出力
回路IO0,IO1は領域Ａ内に配置され、入出力回路IO2,IO3
は領域Ｂ内に配置される。
その中央部で２分割することによりメモリセルアレイ１
が２分割されている。半導体チップCH上の領域Ａと領域
Ｂとの間にＸデコーダ2a,2bが配置される。Ｘデコーダ2
aの一方の側にはブロックBK1,BK2が配置され、他方の側
にはブロックBK5,BK6が配置される。Ｘデコーダ2bの一
方の側にはブロックBK3,BK4が配置され、他方の側には
ブロックBK7,BK8が配置される。メモリセルアレイ１の
一方の側部にブロックセレクタ３が配置される。入出力
回路IO0,IO1は領域Ａ内に配置され、入出力回路IO2,IO3
は領域Ｂ内に配置される。
入出力回路IO0はデータバスRW0を介して読出し／書込
み増幅回路51a〜5aに接続され、入出力回路IO1はデータ
バスRW1を介して読出し／書込み増幅回路51b〜54bに接
続される。入出力回路IO2はデータバスRW2を介して読出
し／書込み増幅回路55a〜58aに接続され、入出力回路IO
3はデータバスRW3を介して読出し／書込み増幅回路55b
〜58bに接続される。ブロックセレクタ３はメモリセル
アレイ１の一方の側部に配置される。その他の部分の構
成は、第１図の半導体記憶装置の構成と同様である。
み増幅回路51a〜5aに接続され、入出力回路IO1はデータ
バスRW1を介して読出し／書込み増幅回路51b〜54bに接
続される。入出力回路IO2はデータバスRW2を介して読出
し／書込み増幅回路55a〜58aに接続され、入出力回路IO
3はデータバスRW3を介して読出し／書込み増幅回路55b
〜58bに接続される。ブロックセレクタ３はメモリセル
アレイ１の一方の側部に配置される。その他の部分の構
成は、第１図の半導体記憶装置の構成と同様である。
第10図は、この発明の第４の実施例による半導体記憶
装置の主要部の構成を示すブロック図である。
装置の主要部の構成を示すブロック図である。
第10図の半導体記憶装置においては、Ｘデコーダおよ
びブロックセレクタを含むＸデコーダ・ブロックセレク
タ23がチップCH上に領域Ａと領域Ｂとの間に配置され
る。第９図の半導体記憶装置と同様に、各ビット線対を
その中央部で２分割することによりメモリセルアレイ１
が２分割される。Ｘデコーダ・ブロックセレクタ23の一
方の側にはブロックBK1〜BK4が配置され、他方の側には
ブロックBK5〜BK8が配置される。その他の部分の構成
は、第９図の半導体記憶装置の構成と同様である。
びブロックセレクタを含むＸデコーダ・ブロックセレク
タ23がチップCH上に領域Ａと領域Ｂとの間に配置され
る。第９図の半導体記憶装置と同様に、各ビット線対を
その中央部で２分割することによりメモリセルアレイ１
が２分割される。Ｘデコーダ・ブロックセレクタ23の一
方の側にはブロックBK1〜BK4が配置され、他方の側には
ブロックBK5〜BK8が配置される。その他の部分の構成
は、第９図の半導体記憶装置の構成と同様である。
第８図、第９図および第10図の半導体記憶装置におい
ては、ブロックBK1〜BK8、Ｘデコーダおよびブロックセ
レクタの配置が第１図の半導体記憶装置とは異なり、そ
の動作は第１図の半導体記憶装置の動作と同様である。
ては、ブロックBK1〜BK8、Ｘデコーダおよびブロックセ
レクタの配置が第１図の半導体記憶装置とは異なり、そ
の動作は第１図の半導体記憶装置の動作と同様である。
第11図は、この発明の第５の実施例による半導体記憶
装置の主要部の構成を示すブロック図である。
装置の主要部の構成を示すブロック図である。
第11図の半導体記憶装置においては、メモリセルアレ
イ１が各ワード線を分割することにより８個の部分に分
割され、かつ各ビット線対を分割することにより２つの
部分に分割されている。それにより、メモリセルアレイ
は16個のブロックBK1〜BK16を含む。Ｘデコーダ・ブロ
ックセレクタ23の一方の側にはブロックBK1〜BK4,BK5〜
BK8が配置され、他方の側にはブロックBK9〜BK12,BK13
〜B16が配置される。ブロックBK1〜BK16に対応して、読
出し／書込み増幅回路41〜56が設けられる。Ｘデコーダ
・ブロックセレクタ23と読出し／書込み増幅回路41〜56
との間にブロック選択線BS1〜BS16がそれぞれ接続され
る。各ブロックは、第10図の半導体記憶装置と同様に、
２つのサブブロックを含む。
イ１が各ワード線を分割することにより８個の部分に分
割され、かつ各ビット線対を分割することにより２つの
部分に分割されている。それにより、メモリセルアレイ
は16個のブロックBK1〜BK16を含む。Ｘデコーダ・ブロ
ックセレクタ23の一方の側にはブロックBK1〜BK4,BK5〜
BK8が配置され、他方の側にはブロックBK9〜BK12,BK13
〜B16が配置される。ブロックBK1〜BK16に対応して、読
出し／書込み増幅回路41〜56が設けられる。Ｘデコーダ
・ブロックセレクタ23と読出し／書込み増幅回路41〜56
との間にブロック選択線BS1〜BS16がそれぞれ接続され
る。各ブロックは、第10図の半導体記憶装置と同様に、
２つのサブブロックを含む。
第12A図にＸデコーダ・ブロックセレクタ23およびブ
ロック選択線BS1〜BS4,BS9〜BS12が示される。第12A図
に示されるように、ブロック選択線BS1およびブロック
選択線BS9は互いに接続されており、ブロック選択線BS2
およびブロック選択線BS10は互いに接続されている。ま
た、ブロック選択線BS3およびブロック選択線BS11は互
いに接続されており、ブロック選択線BS4およびブロッ
ク選択線BS12は互いに接続されている。ブロック選択線
BS1〜BS4の配線長をそれぞれL1〜L4とし、ブロック選択
線BS9〜BS12の配線長をそれぞれR1〜R4とすると、次式
が成立する。
ロック選択線BS1〜BS4,BS9〜BS12が示される。第12A図
に示されるように、ブロック選択線BS1およびブロック
選択線BS9は互いに接続されており、ブロック選択線BS2
およびブロック選択線BS10は互いに接続されている。ま
た、ブロック選択線BS3およびブロック選択線BS11は互
いに接続されており、ブロック選択線BS4およびブロッ
ク選択線BS12は互いに接続されている。ブロック選択線
BS1〜BS4の配線長をそれぞれL1〜L4とし、ブロック選択
線BS9〜BS12の配線長をそれぞれR1〜R4とすると、次式
が成立する。
L1＋R1＝L2＋R2 ＝L3＋R3＝L4＋R4 ＝一定 なお、ブロック選択線BS5〜BS8,BS13〜BS16に関して
も、同様に、それぞれの配線長の和が等しくなってい
る。
も、同様に、それぞれの配線長の和が等しくなってい
る。
このように、第11図の半導体記憶装置においては、Ｘ
デコーダ・ブロックセレクタ23のそれぞれの出力信号に
より駆動される各２つのブロックまでの配線長の和がす
べて等しくなるように、各出力信号により駆動されるブ
ロックの組合せが決定される。
デコーダ・ブロックセレクタ23のそれぞれの出力信号に
より駆動される各２つのブロックまでの配線長の和がす
べて等しくなるように、各出力信号により駆動されるブ
ロックの組合せが決定される。
たとえば、第12A図に示される出力端子Ｔの電位がハ
イレベルになると、ブロック選択線BS1,BS9の電位がハ
イレベルとなる。また、ブロックBK1〜BS4,BS9〜BK12内
に配置された複数のメインワード線WLのうち１つの電位
がハイレベルになる。それにより、ブロックBK1内の１
つのローカルワード線LWLおよびブロックBK9内の１つの
ローカルワード線LWLの電位がハイレベルになる。その
結果、それらのローカルワード線LWLに接続された複数
のメモリセルが選択される。
イレベルになると、ブロック選択線BS1,BS9の電位がハ
イレベルとなる。また、ブロックBK1〜BS4,BS9〜BK12内
に配置された複数のメインワード線WLのうち１つの電位
がハイレベルになる。それにより、ブロックBK1内の１
つのローカルワード線LWLおよびブロックBK9内の１つの
ローカルワード線LWLの電位がハイレベルになる。その
結果、それらのローカルワード線LWLに接続された複数
のメモリセルが選択される。
このとき、読出し／書込み増幅回路51a,51b,59a,59b
が活性化され、その他の読出し／書込み増幅回路は活性
化されない。それにより、入出力回路IO0,IO1,IO2,IO3
と読出し／書込み増幅回路51a,52b,59a,59bとの間でデ
ータバスRW0,RW1,RW2,RW3を介してデータの読出しまた
は書込み動作が行なわれる。
が活性化され、その他の読出し／書込み増幅回路は活性
化されない。それにより、入出力回路IO0,IO1,IO2,IO3
と読出し／書込み増幅回路51a,52b,59a,59bとの間でデ
ータバスRW0,RW1,RW2,RW3を介してデータの読出しまた
は書込み動作が行なわれる。
上記のように、第11図の半導体記憶装置においては、
複数のブロックBK1〜BK16のうち２つのブロックを同時
に活性化するためのブロック選択線の配線長をすべて同
一にすることができるので、配線長の差による負荷容量
の差がなくなり、信号の遅延時間の差がなくなる。した
がって、どのブロック内のメモリセルも選択されない期
間が生じることはなく、二重選択も生じることはない。
その結果、データの誤書込みやアクセス時間の拡大が防
止される。
複数のブロックBK1〜BK16のうち２つのブロックを同時
に活性化するためのブロック選択線の配線長をすべて同
一にすることができるので、配線長の差による負荷容量
の差がなくなり、信号の遅延時間の差がなくなる。した
がって、どのブロック内のメモリセルも選択されない期
間が生じることはなく、二重選択も生じることはない。
その結果、データの誤書込みやアクセス時間の拡大が防
止される。
また、第11図の半導体記憶装置においては、データバ
スRW0〜RW3が２つの領域A,Bに割り振られているので、
第１図の半導体記憶装置と同様に、データバスの配線長
の短縮およびデータバスの配線領域の縮小が同時に実現
される。
スRW0〜RW3が２つの領域A,Bに割り振られているので、
第１図の半導体記憶装置と同様に、データバスの配線長
の短縮およびデータバスの配線領域の縮小が同時に実現
される。
なお、第11図の実施例では、メモリセルアレイ１が各
ビット線対の中央部において２分割されているが、この
発明はそのように分割されないメモリセルアレイを有す
る半導体記憶装置にも適用可能である。
ビット線対の中央部において２分割されているが、この
発明はそのように分割されないメモリセルアレイを有す
る半導体記憶装置にも適用可能である。
また、第10図の半導体記憶装置においても、複数のブ
ロックBK1〜BK8のうち２ブロックを同時に活性化するた
めのブロック選択線の配線の長さがすべて同一になるよ
うにしてもよい。この場合、第11図の半導体記憶装置と
同様の効果が得られる。
ロックBK1〜BK8のうち２ブロックを同時に活性化するた
めのブロック選択線の配線の長さがすべて同一になるよ
うにしてもよい。この場合、第11図の半導体記憶装置と
同様の効果が得られる。
さらに、同時に２ブロックを選択する各ブロック選択
線が、たとえ２第12B図に示されるように、複数の信号
線から構成されてもよい。第12B図の構成はIEEE Journ
al of Solid−State Circuits Vol.23,No.5,pp.106
0−1066,Oct.1988に示される。
線が、たとえ２第12B図に示されるように、複数の信号
線から構成されてもよい。第12B図の構成はIEEE Journ
al of Solid−State Circuits Vol.23,No.5,pp.106
0−1066,Oct.1988に示される。
第12B図において、１つのブロック選択線BS0が４本の
信号線による構成される。ブロック選択線BS0は２つの
ブロックBKa,BKbに対応する２つのワード線選択回路200
a,200bに接続される。ブロックセレクタ100は、プリデ
コーダ101,102,103、NORゲート104および選択回路105を
含む。アデレス信号Z0〜Z4がプリデコーダ101,102によ
りプリデコードされ、NORゲート104からブロック選択信
号BSが出力される。また、アドレス信号X0,X1がプリデ
コーダ103によりプリデコーダされる。選択回路105は、
ブロック選択信号BSおよびプリデコーダ103の出力に基
づいてブロック選択線BS0内の１つの信号線を選択す
る。それにより、ブロックBKa内で１つのワード線WLが
選択され、ブロックBKb内で１つのワード線WLが選択さ
れる。
信号線による構成される。ブロック選択線BS0は２つの
ブロックBKa,BKbに対応する２つのワード線選択回路200
a,200bに接続される。ブロックセレクタ100は、プリデ
コーダ101,102,103、NORゲート104および選択回路105を
含む。アデレス信号Z0〜Z4がプリデコーダ101,102によ
りプリデコードされ、NORゲート104からブロック選択信
号BSが出力される。また、アドレス信号X0,X1がプリデ
コーダ103によりプリデコーダされる。選択回路105は、
ブロック選択信号BSおよびプリデコーダ103の出力に基
づいてブロック選択線BS0内の１つの信号線を選択す
る。それにより、ブロックBKa内で１つのワード線WLが
選択され、ブロックBKb内で１つのワード線WLが選択さ
れる。
第12B図に示されるようなブロック選択線を有する半
導体記憶装置においても、第11図に示されるようにブロ
ックの配置およびブロック選択線の接続を選択すること
により、各ブロック選択線の長さがすべて同一になるよ
うにしてもよい。この場合に第11図の半導体記憶装置と
同様の効果が得られる。
導体記憶装置においても、第11図に示されるようにブロ
ックの配置およびブロック選択線の接続を選択すること
により、各ブロック選択線の長さがすべて同一になるよ
うにしてもよい。この場合に第11図の半導体記憶装置と
同様の効果が得られる。
さらに、上記実施例においては、第２図に示されるよ
うに、各ワード線選択回路が複数のANDゲートから構成
されているが、それに限られず、各ワード線選択回路が
たとえばNORゲートから構成されてもよい。その場合、
対応するブロック選択線の電位がローレベルでありかつ
対応するメインワード線WLの電位がローレベルであると
きに、対応するローカルワード線LWLの電位がハイレベ
ルに駆動される。
うに、各ワード線選択回路が複数のANDゲートから構成
されているが、それに限られず、各ワード線選択回路が
たとえばNORゲートから構成されてもよい。その場合、
対応するブロック選択線の電位がローレベルでありかつ
対応するメインワード線WLの電位がローレベルであると
きに、対応するローカルワード線LWLの電位がハイレベ
ルに駆動される。
複数のブロック、Ｘデコーダ、ブロックセレクタおよ
び入出力回路の配置は上記実施例の配置に限らず、他の
配置でもよい。複数のデータバスが複数の領域に割り振
られ、かつ複数の領域に配置された複数のブロックが同
時に活性化されれば、上記実施例と同様の効果が得られ
る。
び入出力回路の配置は上記実施例の配置に限らず、他の
配置でもよい。複数のデータバスが複数の領域に割り振
られ、かつ複数の領域に配置された複数のブロックが同
時に活性化されれば、上記実施例と同様の効果が得られ
る。
この発明は、たとえばBi−CMOS技術を応用したSRAMに
適用することができるが、その他の半導体記憶装置に適
用することも可能である。
適用することができるが、その他の半導体記憶装置に適
用することも可能である。
［発明の効果］ 以上のように、第１の発明によれば、データバスな配
線長を短くすることができ、かつ、データバスの配線領
域を縮小することができる。したがって、配線容量の減
少により信号の遅延時間が低減され、かつ、半導体記憶
装置の面積を縮小化することができる。
線長を短くすることができ、かつ、データバスの配線領
域を縮小することができる。したがって、配線容量の減
少により信号の遅延時間が低減され、かつ、半導体記憶
装置の面積を縮小化することができる。
第２の発明によれば、ブロック選択線の配線容量の均
等化により、半導体記憶装置の誤動作が防止される。
等化により、半導体記憶装置の誤動作が防止される。
第１図はこの発明の第１の実施例による半導体記憶装置
の主要部の構成を示すブロック図である。第２図は分割
ワード線技術を説明するための図である。第３図は１つ
のサブブロックの構成を示す回路図である。第４図はブ
ロックセレクタの構成の一例を示すブロック図である。
第５図はブロックセレクタの構成の他の例を示すブロッ
ク図である。第６図は第１図の半導体記憶装置の全体の
構成の一例を示すブロック図である。第７図は第１図の
半導体記憶装置の全体の構成の他の例を示すブロック図
である。第８図はこの発明の第２の実施例による半導体
記憶装置の主要部の構成を示すブロック図である。第９
図はこの発明の第３の実施例による半導体記憶装置の主
要部の構成を示すブロック図である。第10図はこの発明
の第４の実施例による半導体記憶装置の主要部の構成を
示すブロック図である。第11図はこの発明の第５の実施
例による半導体記憶装置の主要部の構成を示すブロック
図である。第12A図はブロック選択線の配線長を示す図
である。第12B図は複数の信号線からなるブロック選択
線を示す図である。第13図は従来のSRAMの主要部の構成
を示す回路図である。第14図はメモリセルの一例を示す
回路図である。第15図はメモリセルの他の例を示す回路
図である。第16図は第13図の一部分の構成を示す回路図
である。第17図、第18図、第19図、第20図および第21図
は分割ワード線技術を用いた従来の半導体記憶装置の主
要部の構成をそれぞれ示すブロック図である。第22図お
よび第23図は第20図および第21図の半導体記憶装置にお
けるブロック選択線の電位を示す波形図である。 図において、１はメモリセルアレイ、２はＸデコーダ、
３はブロックセレクタ、11a,11b〜18a,18bはサブブロッ
ク、51a,51b〜58a,58bは読出し／書込み増幅回路、41〜
48はワード線選択回路、BK1〜BK8はブロック、BS1〜BS8
はブロック選択線、IO0〜IO3は入出力回路、RW0〜RW3は
データバス、CHは半導体チップ、A,Bは領域である。 なお、各図中同一符号は同一または相当部分を示す。
の主要部の構成を示すブロック図である。第２図は分割
ワード線技術を説明するための図である。第３図は１つ
のサブブロックの構成を示す回路図である。第４図はブ
ロックセレクタの構成の一例を示すブロック図である。
第５図はブロックセレクタの構成の他の例を示すブロッ
ク図である。第６図は第１図の半導体記憶装置の全体の
構成の一例を示すブロック図である。第７図は第１図の
半導体記憶装置の全体の構成の他の例を示すブロック図
である。第８図はこの発明の第２の実施例による半導体
記憶装置の主要部の構成を示すブロック図である。第９
図はこの発明の第３の実施例による半導体記憶装置の主
要部の構成を示すブロック図である。第10図はこの発明
の第４の実施例による半導体記憶装置の主要部の構成を
示すブロック図である。第11図はこの発明の第５の実施
例による半導体記憶装置の主要部の構成を示すブロック
図である。第12A図はブロック選択線の配線長を示す図
である。第12B図は複数の信号線からなるブロック選択
線を示す図である。第13図は従来のSRAMの主要部の構成
を示す回路図である。第14図はメモリセルの一例を示す
回路図である。第15図はメモリセルの他の例を示す回路
図である。第16図は第13図の一部分の構成を示す回路図
である。第17図、第18図、第19図、第20図および第21図
は分割ワード線技術を用いた従来の半導体記憶装置の主
要部の構成をそれぞれ示すブロック図である。第22図お
よび第23図は第20図および第21図の半導体記憶装置にお
けるブロック選択線の電位を示す波形図である。 図において、１はメモリセルアレイ、２はＸデコーダ、
３はブロックセレクタ、11a,11b〜18a,18bはサブブロッ
ク、51a,51b〜58a,58bは読出し／書込み増幅回路、41〜
48はワード線選択回路、BK1〜BK8はブロック、BS1〜BS8
はブロック選択線、IO0〜IO3は入出力回路、RW0〜RW3は
データバス、CHは半導体チップ、A,Bは領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】複数の領域を含み、内部的に複数ビットか
らなるデータの読出しまたは書込み動作を行なう半導体
記憶装置であって、 複数のメモリセルをそれぞれ含む複数のメモリアレイブ
ロックと、 前記複数ビットに対応して設けられ、データを入力また
は出力するための複数の入出力手段と、 前記複数の入出力手段に対応して設けられた複数のデー
タバスとを備え、 前記複数のメモリアレイブロックの各々は前記複数の領
域のいずれかに設けられ、 前記複数の入出力手段の各々および対応するデータバス
は前記複数の領域のいずれかに設けられ、 前記複数のメモリアレイブロックの各々は同じ領域内の
１または２以上の入出力手段に対応して１または２以上
のサブブロックを含み、 前記複数のデータバスの各々は、同じ領域内の対応する
入出力手段と、同じ領域内の複数のメモリアレイブロッ
クに含まれる対応するサブブロックとの間に接続され、 前記複数のビットからなるデータの読出しまたは書込み
のために、前記複数の領域の各々において、複数のメモ
リアレイブロックのいずれかを同時に選択する選択手段
をさらに備えた、半導体記憶装置。 - 【請求項２】第１および第２の領域を含む半導体記憶装
置であって、 前記第１の領域に設けられ、複数のメモリセルをそれぞ
れ含む複数の第１のメモリアレイブロックと、 前記第２の領域に設けられ、複数のメモリセルをそれぞ
れ含む複数の第２のメモリアレイブロックと、 前記第１の領域と前記第２の領域との間に配置され、前
記複数の第１のメモリアレイブロックのいずれかおよび
前記複数の第２のメモリアレイブロックのいずれかを同
時に選択する選択手段と、 前記選択手段からの出力を前記複数の第１および第２の
メモリアレイブロックに伝達するための複数のブロック
選択線とを備え、 前記複数のブロック選択線の各々は、前記複数のブロッ
ク選択線の長さが等しくなるように、前記選択手段と前
記複数の第１のメモリアレイブロックのいずれかとの間
および前記選択手段と前記複数の第２のメモリアレイブ
ロックのいずれかとの間に接続される、半導体記憶装
置。 - 【請求項３】行および列に配列されるメモリセルのアレ
イと、 データを授受するための複数の入出力手段と、 前記セルのそれぞれの組を選択するためのアドレス信号
を受けるためのアドレス入力とを備え、前記組の各々は
それぞれのアドレス信号に応答して前記入出力手段に結
合される前記セルのすべてを含み、前記組の各々は異な
る行に配置される少なくとも２個のセルを含み、 前記それぞれのアドレス信号の関数として前記入出力手
段の各々を前記セルのそれぞれのものへ結合するための
アドレスデコード手段をさらに備え、前記アドレスデコ
ード手段は、前記アレイを、隣接するサブブロックから
なる複数のブロックに分割し、前記サブブロックの各々
は、前記組のうち複数個の、互いに排他的な組に属する
セルを含み、前記アドレスデコード手段は前記入出力手
段の少なくとも１つを、前記複数のブロックのうちの第
１のブロックのセルに結合しかつ同時に前記入出力手段
の少なくとも１つの他のものを前記複数のブロックのう
ちの第２のブロックのセルに結合し、 それによって、与えられたアドレス信号に対応するワー
ドが複数ブロック間に分布されるセルにストアされる、
半導体記憶装置。
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