JPS62149097A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明はアクセスタイムの向上および消費電力の低減が
可能な半導体メモリ装置に関するものである。

〔従来の技術〕

第２図は従来の半導体メモリ装置を示すブロック図であ
る。同図において、ｌはマトリクス状に配列し、その詳
細な回路を第２図に示すメモリセル、２ａおよび２ｂは
相補的な関係にある一対のビット線、３は選択時に同一
行上にあるメモリセル１を活性化するワード線、４は行
アドレス情報を解読する行デコーダ、５は行アドレス信
号線、６ａおよび６ｂは前記ピント線２ａおよび２ｂに
それぞれ接続するビット線負荷、７は電源端子である。

なお、第３図に示すメモリセル１において、８ａおよび
８ｂはＭＯＳトランジスタ、抵抗などで構成する負荷素
子、９ａおよび９ｂはインバータトランジスタ、１０ａ
および１０ｂはアクセスｌ−ランジメタ、ｌｌａおよび
ｌｌｂはメモリセル１のストアノードである。

次に、上記構成による半導体メモリセル装置の動作につ
いて、−例として、ストアノードｌｌａおよびｌｌｂが
それぞれ“Ｈ”レベルおよび”Ｌ”レベルに書き込まれ
ている場合について説明する。まず、読み出しの場合に
は読み出そうとするセルのアドレス情報をアドレス信号
線５に入力すると、行デコーダ４を通し、所望のワード
線３を活性化する。そして、このワード線３が活性化さ
れると、“Ｌ”レベルをストアしているアクセストラン
ジスタ１０ｂが導通する。このため、電源端子７からビ
ット線負荷６ｂ、　ビット線２ｂ、アクセストランジス
タ１０　ｂ、　インバータトランジスタ９ｂの経路を電
流が流れ、読み出すことができる。

この構成による半導体メモリセル装置は同一行上のすべ
てのメモリセルが活性化されるので、全列に電源からメ
モリセルに電流が流れ込み、コラム数の多い大容量スタ
ティックＲＡＭを構成する場合、消費電流が大きくなる
。そこで、消費電流を少なくするため、従来、第４図に
示す半導体メモリ装置が提案されている。この場合、行
デコーダ４をメモリセルプレーンの中央に配し、ワード
線を左側ワード線３ａおよび右側ワード線３ｂに分割し
、左右のメモリセル群の選択された方のメモリセル群の
ワード線のみ活性化することにより、全列の内、半数の
列にだけ電流バスを生じさせるものである。なお、１２
ａおよび１２ｂはそれぞれ左側ワード線３ａあるいは右
側ワード線３ｂを選択するアンドゲート、１３ａおよび
１３ｂはそれぞれこのアンドゲート１２ａおよび１２ｂ
を開状態にするゲート信号線である。

次に、第５図は第４図の思想に基づいて構成した従来の
半導体メモリ装置を示す配置図である。

この場合、行デコーダ４ａおよび４ｂを複数列配置し、
ワード線３ａ〜３ｄをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。

〔発明が解決しようとする問題点〕

しかしながら、従来の半導体メモリ装置は数多くの行デ
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留まりを損なうなどの欠点があ
った。

従って、本発明の目的は、高速で、しかも低消費電力の
大容量の半導体メモリ装置を提供するものである。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、メモリセル
をマトリクス状に配置したメモリセルアレイを列方向に
分割して配列した複数のメモリセル群と、この複数のメ
モリセル群の各々に対応して設けられ各メモリセル群の
うちの特定のものを選択するメモリセル群選択線と、複
数のメモリセル群の配列方向の中間に設けられアクセス
すべきメモリセル群の行アドレス情報を解読する行デコ
ーダと、この行デコーダの出力端子に接続され複数のメ
モリセル群に亘って配置された前置ワード線と、複数の
メモリセル群の各）ｆに対応して設けられメモリセル群
選択線の選択（１客号と前置ワード線の出力信号とに基
づいて活性化される分割ワード線とを設けるようにした
ものである。

〔作用］ 本発明に係る半導体メモリ装置は高速で、しかも低消費
電力である。

〔実施例〕

第１図は、本発明に係わる半導体メモリ装置の一実施例
を示すブロック図であり、−例として、列方向に３個に
分割したメモリセル群１ａ、ｌｂおよびＩＣを配置した
場合を示す。同図において、１４ａ、１４ｂおよび１４
ｃはこのメモリセル群１ａ〜ＩＣを選択するメモリセル
群選択線、１５は分割ワード線としてのワード線３ａ〜
３ｃと同一方向に並行して配置した前置ワード線、１６
ａ、１６ｂおよび１６ｃは入力端子がそれぞれ前置ワー
ド線１５とメモリセル群選択線１４３〜１４Ｃに接続し
、出力端子がそれぞれワード線３ａ〜３ｃに接続するア
ンドゲートである。行デコーダ４はメモリセル群の配列
方向の中間に配置されている。

次に、上記構成による半導体メモリ装置の動作について
説明する。まず、例えばメモリセル群ｌａ内のメモリセ
ルを選択する場合、アクセスずべきメモリセル群１ａの
行アドレ５１情報を行デコーダ４で解読し、前置ワード
線１）の１本を活性化する。そして、メモリセル群選択
線１４ａにｉｆｆ択信号を加えると、アンドゲート１６
ａが開き、ワード線３ａを活性化する。したがって、図
示せぬ電源から図示せぬビット線を経°＝、メモリセル
群１ａへ流れ込むコラム電流が流れるのはｉ１択された
メモリセル群ｌａ内にあるコラムのみである。

なお、以上はメモリセル群ＩＨＩ内のメモリセルの選択
について説明したが、他のメモリセル群１ｂおよびＩＣ
についても同様にできることはもちろんである。さらに
、メモリセル群を３個に分割した場合について説明した
がＮ個（Ｎａ３）に分割しても同様にできることはもち
ろんである。また、前置ワード線１５のみを低抵抗材料
で構成しておけば、ワード線は抵抗が多少大きくても長
さが短いため容量が小さく、高速にメモリセルをアクセ
スすることができる。また、アンドゲート１６ａ〜１６
Ｇは入力端子が２個、出力端子カ月個のため、回路構成
がＮ単になるので、チップ面積の増大を無視することが
できる。

以上詳細に説明したように、本発明に係わる半導体メモ
リ装置によれば、メモリセルの選択を前置ワード線とワ
ード線の２段階に分けて行なうように、行選択を階層的
に行なうため、列の直流電流路のある列数を減少するこ
とができるので、高速で、しかも低消費電力の大容量の
半導体メモリ装置を構成することができる効果がある。

〔発明の効果〕

以上説明したように本発明は、メモリセルの選択を前置
ワード線と分割ワード線の２段階に分けて行なうように
したことにより、直流電流路のある列数を減少すること
ができるので、高速で且つ低消費電力の大容量の半導体
メモリ装置を得ることができる効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体メモリ装置の一実施例を
示すブロック図、第２図は従来の半導体メモリ装置を示
すブロック図、第３図は第２図のメモリセルの詳細な回
路図、第４図は従来の他の半導体メモリ装置を示すブロ
ック図、第５図は従来の他の半導体メモリ装置を示す配
置図である。 １ａ〜ＩＣ・・・メモリセル群、３ａ〜３Ｃ・・・ワー
ド線、４・・・行デコーダ、１４ａ−・１４Ｃ・・・メ
モリセル選択線、１５・・・前置ワード線、１６ａ〜１
６Ｃ・・・アンドゲート。

Claims (1)

【特許請求の範囲】
1. メモリセルをマトリクス状に配置したメモリセルアレイ
   を列方向に分割して配列した複数のメモリセル群と、こ
   の複数のメモリセル群の各々に対応して設けられ各メモ
   リセル群のうちの特定のものを選択するメモリセル群選
   択線と、前記複数のメモリセル群の配列方向の中間に設
   けられアクセスすべきメモリセル群の行アドレス情報を
   解読する行デコーダと、この行デコーダの出力端子に接
   続され前記複数のメモリセル群に亘って配置された前置
   ワード線と、前記複数のメモリセル群の各々に対応して
   設けられ前記メモリセル群選択線の選択信号と前記前置
   ワード線の出力信号とに基づいて活性化される分割ワー
   ド線とを備えたことを特徴とする半導体メモリ装置。