JPS61233496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、大容量の半導体
集積化メモリに関するものである。

〔従来の技術〕

一般に大容量の半導体記憶装置の中で、ＭＯＳＦＥＴを
用いたランダム・アクセスメモリ（以下％ＲＡＭと言う
。）は電荷記憶用のキャパシタとスイッチングＭＯ８Ｆ
ＥＴから成る１トランジスタメモリセルを用いる。該Ｍ
Ｏ８ＲＡＮは第４図に示す（電子通信学会論文誌Ｊ６１
−Ｃ巻、１９７８年５月、　２７３〜２８０ページ）よ
うに情報を記憶するメモリセルマトリ、クスＣｏａｃｍ
、セル情報を読み出すピット線対８１ａＢｍ、ビット線
の読み出し信号を増幅するセンスアンプＳ、読み出しビ
ット線を選択するＹデコーダ及びメモリ情報の入出力を
制御するゲートＴからなりている。このよりな１）７ン
ジスタ型ＭＯ８ＲＡＭの基本動作は、ピット線対Ｂｅｅ
Ｂ、の電位を等しい値にプリチャージする動作とメモリ
セル情報をビット線に読み出し、外部に出力する動作と
が対になって行なわれる。通常、これらの２つの動作は
基本となるチップイネーブルクロックＣＢの高低２値レ
ベル電圧に対応して行なわれる。つまり、クロックＣＤ
が低レベルの時には前記プリチャージ動作が行なわれ、
高レベルの時にはメモリセルの読み出し動作が行なわれ
る。

メモリセルの読み出しけ、Ｘデコーダで選択され友ワー
ド線に接続しているメモリセル信号がピット線対Ｂ＝、
Ｂ＊のいずれか一方をて読み出され、他方のビット線に
はダミーセルから基準電位が発生し、その結果生じるピ
ット線対間の微小電位差をセンスアンプＳで増幅し％Ｙ
Ｘデコーダよって選択し几入出力グートＴを通して、ビ
ット線信号を外部に出力するという方法で行なわれる。

〔発明が解決しようとする問題点〕

上述し７２Ｍ０８ＲＡＭの駆動クロックＣＢの高レベル
状態と低レベル状態の時間幅は、それぞれ、メモリセル
の読み出し時間とビット線対のプリチャージ時間によっ
て決められる。通常用いられている典型的な値は、クロ
ック幅（高レベル時間幅）１５０ｎｓｅｃ、クロックサ
イクル時間幅（高レベル＋低レベル時間幅）３ｇ□ｎ５
ｅｃである。　従ってメモリ情報の読み出しはチップイ
ネーブルクロックＣＢを印加後１５０ｎｓｅｃ以内に行
なわれるが、繰り返し異なるメモリ情報を読み出す場合
には。

３ＱＱ　ｎ５ｅｃ毎にしか読み出せず、多数のメモリ情
報の高速読み出しという点において、従来のＭＯ８ＲＡ
Ｍは不満足なものであった。そこで、従来のＭＯ８ＲＡ
Ｍにおいて、見かけ上プリチャージ時間をなくシ、高速
な連続読み出しができるＭＯＳ−８店が切望されてい友
。

〔発明の目的〕

本発明の目的は、情報の読み出し動作（あるいは読みだ
しと書きこみ動作）及びプリチャージ動作を必要とする
ＲＡＭ　において、　メモリ情報を高速連続読み出しあ
るいは書きこみできる半導体記憶装置を提供することＫ
ある。

〔発明の構成〕

本発明は、マトリックス状に配置し友複数のメモリセル
と、該メモリセルの選択グー１：接続する複数本のワー
ド線と、該メモリセルの情報読み出しある込は書きこみ
線となる複数本のビット線と、該ビット線の微少信号を
増幅する複数のセンスアンプと、前記複数本のワード線
及びビット線から任意の線をそれぞれ選択するＸデコー
ダ及びＸデコーダとを、それぞれ備えた複数のメモリブ
ロックと、基準クロック信号を分周して互いに位相のず
れ之複数のクロック信号を発生させる分周回路とから構
成され、前記複数のメモリブロックがそれぞれ前記複数
のクロック信号の高低２ｆレベルに応じて、読み出し動
作及びプリチャージ動作あるいは書きこみ動作及びプリ
チャージ動作を互いに位相をずらして行なうことを特徴
とする半導体記憶装置である。

〔作用・原理〕

本発明の半導体記憶装置は、同一チップに、互いに位相
がずれ友複数のクロ、り信号でそれぞれ動作する複数の
メモリブロックと、基準となるチップイネーブル信号か
ら前記複数のクロック信号を発生させる分周回路が内蔵
されており、基本となるチップイネーブル信号の１周期
毎又は、２値レベルが変わる毎に１前期複数メモリブロ
ックの中の１つのメモリブロックがＩＩ［次読み出しあ
るいは書きこみ動作を行うことができる。従って１本発
明の半導体記憶装置は、個々のメモリブロックが読み出
し動作（あるいは読みだしと書きこみ動作）とプリチャ
ージ動作を必要とするメモリにかかわらず、基本となる
チップイネーブル信号の１周期毎又は、２値レベルが変
わる毎に、メモリ情報を高速に連続読み出しあるいは書
きこみできる利点がある。

又、本発明の半導体記憶装置におｈて、チップ内の全メ
モリ容量を大容量化し九としても、前記複数のメモリブ
ロックは互いに位相をずらして動作するので、半導体基
板や電源線の電圧変動が互いに緩和され、動作マージン
が大きく誤動作しにくい半導体記憶装置が実現できる。

〔実施例〕

以下、本発明をよりよく理解するために実施例を用いて
詳述する。

（実施例１） 第１図は本発明の第一の実施例である。

図において、破線で囲まれたブロック１が第１のメモリ
ブロック％　２が第２のメモリブロック、３が第３のメ
モリブロック、４が第４のメモリブロックをそれぞれ示
す。各メモリブロックとも第４図の従来例とまったく同
様に、メモリセルアレイ複数のセンスアンプ、ワード線
、ビット線及びＸデコーダ、Ｘデコーダから構成されて
いる。又、各メモリブロックは、基本となるチップイネ
ーブルＣＥを分周回路を通して分周し次チップイネーブ
ルクロック０１１．ＣＥ２．ＣＥ３及びＣＥ４によって
それぞれ駆動される。各メモリブロックの動作は個々に
見ると、前述した従来例と同様に、各チップイネーブル
クロックの高低２値レベルに応じて、ピット線のプリチ
ャージとメモリセル情報のビット線への読み出し及び外
部への情報転送の２つの動作から成る。しかし、それら
の一連の動作ハ各チップイネーブルクロックの位相が互
いにチップイネーブルクロックＣＥの１周期分だけずれ
ているために、チップ全体としては、見かけ上基本クロ
ックＣＢの１周期毎にメモリ情報が読み出されることＫ
なる。

本実施例の動作を第２図の信号波形を用いて説明する。

まず、はじめに時刻ｔ・に第１のメモリブロック用のメ
モリアドレスが与えられ、時刻ｔ３にクロックＣＥが低
レベルから高レベルに変化する。この時、あらかじめ分
周回路を通して第１のチップイネーブルクロックＣＥＩ
が低レベルから高レベルに上がるように制御しておくと
、時刻１゜以降メモリアドレスが第１のメモリブロック
のＸデコーダ及びＸデコーダに取り込まれ、従来例のＭ
Ｏ８ＲＡＭと同様に、Ｘデコーダによって決まる１本の
ワード線が選択され、更く、該ワード線に接続するメモ
リセル情報がビｙ）ＩＩＩＫ読み出されＸデコーダによ
って選択されるピット線信号が入出力回路を通って、時
刻ｔ４に外部に読み出される。これよシ先１時刻１．に
次のメモリアドレスが与えられ１時刻１．＜クロ、りＣ
Ｅが再び低レベルから高レベルに変化するとともに、第
２のチップイネーブルクロックＣＢ２が低レベルから高
レベルに上がって、第２のメモリブロックの読み出し動
作が始まる。この場合のメモリアドレスは第２のメモリ
ブロックのＸデコーダ及びＸデコーダに取り込まれ、上
述し次第１のメモリプロ、りと同じ動作を行ない１時刻
ｔマにメモリ情報が外部に読み出される。更に、上記動
作と同じ動作が時刻１．．１＠及び１釦、１・において
、第３及び第４のメモリブロックに対してそれぞれ行な
われ時刻ｔ１・及びｔｉｅ　において第３及び第４のメ
モリ情報がそれぞれ外部に読み出される。更に連続して
読み出し動作を行なう場合には、時刻ｔ・においてクロ
ックＣＢ１の電圧を高レベルから低レベルニ落シ１時刻
ｔ　３愈Ｖｃ低レベルかう高レベルに上げて再び第１の
メモリブロックの読み出しを開始すればよい。各メモリ
ブロックのビット線のプリチャージ動作は、各チップイ
ネーブルクロックＣＥＩ〜ＣＢ４の電圧が低レベルの間
に行なわれる。

以上の説明から明らかなように、メモリ情報の読み出し
は基本となるチップイネーブルクロックＣＥの１周期毎
に、各メモリブロックから順々に行なわれ、見かけ上ク
ロックＣＢの１周期が連続読み出しの場合の読み出し時
間となる。例えば。

各メモリブロックとして読み出しアクセス時間が１５Ｑ
ｎｓｅｃ、　　サイクル時間が３００ｎｓｅｃのＭＯＳ
−ＲＡＭを使った場合には、連続して異なるメモリ情報
を読み出すのが１５Ｑｎ８６Ｃの半分、７５ｎｓｅｃ毎
に行なえるという利点がある。この値は従来型のＭＯ８
ＲＡＭを使ッｆｔ場合には３００ｎｓｅｃになシ、２倍
の高速化が達成されることになる。

上述した実施例の説明では、メモリのアクセス方法とし
て情報の読み出しばかりを示したが、これは書き込み動
作であっても、又、読み出し動作と書き込み動作がラン
ダムにおこっても本質的に同様であｐ、プリチャージ動
作とメモリの読み出し又は書き込み動作の２つのモード
を有する半導体メモリすべてに適用できるものである。

更に、本実施例ではメモリブロックとして４ケのブロッ
クを用いたが、これも本発明を規定するものではなく、
任意の個数のメモリブロックを用いて本発明を実施でき
ることは言うまでもない。又、基本となるチップイネー
ブルクロックＣＢの分局の方法として１本実施例では号
に分周するとして実施例を示したが、これも本発明を規
定するものではなく、４あるいはＸ以下の分周方式を用
いてもよい。

本発明の半導体記憶装置では、前記実施例で示したよう
に第１のメモリブロックから第４のメモリブロックＩ／
ｃ順々に読み出す場合がもつとも高速な読み出しが実現
できるが、この連続読み出し又は書き込みを行なわせる
几めＫは、第１から第４のメモリブロックを区別する２
ビツトをメモリアドレスに含ませるか、あるいはメモリ
アドレスの下位２ピツトを用いて第１から第４のチップ
イネーブルクロックＣＢＩ〜ＣＢ４を作る必要がある。

又、同一のアドレス内容を連続して読み出したい場合に
は、１つのメモリブロックのチップイネーブルクロック
のみを使用するので、従来と同じアクセス時間及びサイ
クル時間となる。しかし、一般に、半導体メモリは異な
るアドレスの連続読み出し及び書き込みが大半であるの
で、本発明のよ５にメモリ情報を高速に連続読み出し及
び書き込みできる半導体記憶装置は実用上非常に有用で
ある。

（実施例２） 第３図は本発明の第二の実施例である。本実施例は前記
第一の実施例における４つのメモリブロックを空間的に
別々に配置するのではなく、第１と第２のメモリブロッ
ク、及び第３と第４のメモリプロ、りを重ねて配置した
ことに４？徴がある。

図において、第１のメモリブロックはワード線Ｗ１＊　
＃　ＷＮ愈ａ　ピット線ｎｘｍ＃　Ｂｌａ　１１　メモ
リセルＣ，，、Ｃ３露、入出力ゲート１．及びＸデコー
ダ、Ｘデコーダから成る。第２のメモリプａｙりはワー
ド＠Ｗ□、Ｗ０、ピット線Ｂ□、Ｂ０、メモリセルＣａ
ｍ　ａ　Ｃａｍ　ｓ　　センスアンプＳｍ、入出力ゲー
）Ｔ、及びＸデコーダ、Ｘデコーダから成る。第３のメ
モリブロックはワード線Ｗ、、　、　Ｗ、、、　ビ。

ト線Ｂａｔ　ａ　Ｂｅｔ　、　　メモリセルＣｍ＠　ｅ
　Ｃ９＠、センスアンプＳ・、入出力ゲートＴ−及びＸ
デコーダ。

Ｘデコーダから成る。第４のメモリプａｙりはワード線
ｗａｘ　ａ　ｗａｓ　、ピット線Ｂ４＊　＠　８４ｍ、
　メモリセルＣ４１ｓ　Ｃ’４ｍ　、センスアンプＳ４
、入出力ゲートＴ４及びＸデコーダ、Ｘデコーダから成
る。本実施例の動作は前記した第１の実施例とまったく
同様であり、第１から第４のメモリブロックが順順にア
クセスされるとともに、プリチャージも逆相で順々に行
なわれ、メモリ情報を従来のＭＯ８ＲＡＭに比べて４倍
も高速に連続読み出し及び書き込みができる。

以上の２つの実施例以外Ｋ、本発明は互いに位相がずれ
て動作する複数のメモリブロックから構成されていさえ
すれば、いかなる屋式で配置されようとも、まったく同
じ効果が得られることは言うまでもない。

またアクセスの方法として上記２つの実施例では第１〜
第４のメモリブロックを順々にアクセスしたが、第一→
第３というようにとびとびにアクセスしてもよい。

（発明の効果） 以上述べてきたように１本発明の半導体記憶装置を用い
ることにより、プリチャージ動作を必要とする半導体メ
モリで構成されているに本かかわらず、メモリ情報の読
み出しあるいは書きこみが従来のメモリに比べて数倍高
速に行なえる利点がある。又、各メモリブロックは互い
に位相をずらして動作するので、半導体基板や電源線の
電圧変動が互いに打ち消し合い、チップ全体として動作
マージンの大きい半導体装置となる利点もある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロック図、第２
図はその動作を示す信号の波形図、第３図は本発明の第
二の実施例を示す回路構成図、第４図は従来の半導体記
憶装置の回路構成図である。 図中、Ｗはワード線、　　Ｂはピット線、　　Ｃは）ｌ
ｑ；：Ｉ）＊ル、　　８はセンスアンプ、Ｔは入出力ゲ
ート％　ｔは時刻をそれぞれ示す。 第１図 オ　２　図 ↑０↑ｌ　　　ｔ２↑３　　ｔ４↑５↑６　　ｔ、↑ａ
ｔｓ　　ｔｌｏｔｌｌｔ１２　　↑Ｉ３第３図

Claims (1)

【特許請求の範囲】
1. 　マトリックス状に配置した複数のメモリセルと、該メ
   モリセルの選択ゲートに接続する複数本のワード線と、
   該メモリセルの情報読み出しあるいは書きこみ線となる
   複数本のビット線と、該ビット線の微少信号を増幅する
   複数のセンスアンプと、前記複数本のワード線及びビッ
   ト線から任意の線をそれぞれ選択するＸデコーダ及びＹ
   デコーダとを、それぞれ備えた複数のメモリブロックと
   、基準クロック信号を分周して互いに位相のずれた複数
   のクロック信号を発生させる分周回路とから構成され、
   前記複数のメモリブロックがそれぞれ前記複数のクッロ
   ク信号の高低２値レベルに応じて読み出し動作及びプリ
   チャージ動作あるいは書き込み動作及びプリチャージ動
   作を互いに位相をずらして行なうことを特徴とする半導
   体記憶装置。